[发明专利]指令地址转换和指令预取引擎

说明书

本公开提供了用于执行指令提取操作的技术。该技术包括确定主分支预测路径的指令地址；请求0级转换后备缓冲器(“TLB”)高速缓存该主分支预测路径的地址转换；确定备用控制流路径指令地址和前瞻控制流路径指令地址中的任一者或两者；以及请求该0级TLB或备用级TLB高速缓存该备用控制流路径指令地址和该前瞻控制流路径指令地址中的任一者或两者的地址转换。

相关申请的交叉引用

本申请要求2020年6月26日提交的名称为“指令地址转换和指令预取引擎(INSTRUCTION ADDRESS TRANSLATION AND INSTRUCTIONPREFETCH ENGINE)”的美国非临时申请第16/913,520号的权益，其全部内容据此以引用方式并入本文。

背景技术

在微处理器中，提取指令以便按顺序执行，直到出现分支为止。分支导致从中提取指令的地址发生变化，并且可与指令提取吞吐量的延迟相关联。例如，可能需要对分支进行评估以确定是否占用该分支以及该分支终点是什么。然而，在分支已经进入指令执行流水线之前，无法对该分支进行评估。分支延迟与提取该分支的时间和评估该分支的时间之间的差值相关联，该评估用于确定该分支的结果，从而确定接下来需要提取哪些指令。分支预测通过基于指令地址预测分支指令的存在和结果来帮助缓解这种延迟。因此，期望对分支预测器的操作进行改进。

附图说明

可以从以下描述中获得更详细的理解，通过示例结合附图给出，其中：

图1是其中可实现一个或多个公开的实施方案的示例性设备的框图；

图2是位于图1的处理器内的指令执行流水线的框图；

图3A示出了示例性指令提取子系统；

图3B示出了另一示例性指令提取系统；并且

图4是根据一个示例的用于执行指令提取操作的方法的流程图。

具体实施方式

本公开提供了用于执行指令提取操作的技术。该技术包括确定主分支预测路径的指令地址；请求0级转换后备缓冲器(“TLB”)高速缓存该主分支预测路径的地址转换；确定备用控制流路径指令地址和前瞻控制流路径指令地址中的任一者或两者；以及请求1级TLB高速缓存备用控制流路径指令地址和前瞻控制流路径指令地址中的任一者或两者的地址转换。

图1是其中可实现本公开的方面的示例性设备100的框图。设备100包括例如计算机、游戏设备、手持设备、机顶盒、电视、移动电话或平板计算机。设备100包括处理器102、存储器104、存储设备106、一个或多个输入设备108以及一个或多个输出设备110。设备100还可任选地包括输入驱动器112和输出驱动器114。应当理解，设备100可包括图1中未示出的附加部件。

处理器102包括中央处理单元(CPU)、图形处理单元(GPU)、位于同一管芯上的CPU和GPU、或一个或多个处理器核心，其中每个处理器核心为CPU或GPU。存储器104可位于与处理器102相同的管芯上，或者可与处理器102分开定位。存储器104包括易失性或非易失性存储器，例如随机存取存储器(RAM)、动态RAM或高速缓存。

存储设备106包括固定或可移动存储装置，例如硬盘驱动器、固态驱动器、光盘或闪存驱动器。输入设备108包括键盘、小键盘、触摸屏、触摸板、检测器、麦克风、加速度计、陀螺仪、生物扫描仪或网络连接(例如，用于发射和/或接收无线IEEE 802信号的无线局域网卡)。输出设备110包括显示器、扬声器、打印机、触觉反馈设备、一个或多个灯、天线或网络连接(例如，用于发射和/或接收无线IEEE 802信号的无线局域网卡)。