[发明专利]生成对数似然比的压缩框架

说明书

本发明描述了用于改进非易失性存储器中的解码操作的装置、系统和方法。示例性方法包括执行第一次硬读取以获得存储在多个单元中的第一组值，将第一组值存储在第一缓冲器中，对多个单元执行多个后续硬读取以获得多个后续组的值，针对每个后续组的值，执行以下操作：计算质量度量；将后续组的值与存储在第一缓冲器中的一组值之间的差值存储在第二缓冲器中，其中该差值以压缩格式存储；并且响应于质量度量超过阈值，将后续组的值存储在第一缓冲器中，并且基于第一缓冲器和第二缓冲器生成对数似然比。

技术领域

本专利文件总体上涉及非易失性存储器装置，并且更特别地，涉及非易失性存储器装置中的错误校正。

背景技术

数据完整性对于任意的数据存储装置和数据传输都是重要的特征。对于包括NAND闪速存储器装置的各种类型的数据存储装置，推荐使用强错误校正码(ECC)。

固态驱动器(SSD)使用多层NAND闪存装置进行永久存储。然而，多层NAND闪存装置可能本质上不可靠，并且通常需要使用ECC以达到数据可靠性的显著提高，但却以ECC奇偶校验位的额外存储空间和计算资源为代价。需要可以以最低存储要求提供低复杂性ECC实施方案的ECC。

发明内容

所公开技术的实施例涉及用于以压缩形式生成对数似然(LLR)的方法、系统和装置。本文件中描述的方法和装置除了其它特征和益处之外，还有利地使用相同存储要求支持灵活LLR位宽，并且可以适应非易失性存储器装置在其整个寿命周期中可能发生的广泛的位错误情况。

在一个示例性方面，描述了一种用于改进非易失性存储器中的解码操作的方法。该方法包括执行第一次硬读取以获得存储在多个单元中的第一组值，将第一组值存储在第一缓冲器中，对多个单元执行多个后续硬读取以获得多个后续组的值，针对多个后续组的值中的每个后续组的值，执行以下操作：(i)计算质量度量，(ii)将后续组的值与存储在第一缓冲器中的一组值之间的差值存储在第二缓冲器中，其中该差值以压缩格式存储，以及(iii)响应于质量度量超过阈值，将后续组的值存储在第一缓冲器中，基于第一缓冲器和第二缓冲器生成对数似然比，并且基于对数似然比执行解码操作。

在另一示例性方面，描述了一种用于改进非易失性存储器中的解码操作的系统。该系统包括处理器与存储器，该存储器包括存储在其上的指令，其中指令在被处理器运行时使处理器执行第一次硬读取以获得存储在多个单元中的第一组值，将第一组值存储在第一缓冲器中，对多个单元执行多个后续硬读取以获得多个后续组的值，针对多个后续组的值中的每个后续组的值，执行以下操作：(i)计算质量度量，(ii)将后续组的值与存储在第一缓冲器中的一组值之间的差值存储在第二缓冲器中，其中该差值以压缩格式存储，以及(iii)响应于质量度量超过阈值，将后续组的值存储在第一缓冲器中，基于第一缓冲器和第二缓冲器，生成对数似然比，并且基于对数似然比执行解码操作。

在另一示例性方面，这些方法可以以处理器可运行指令的形式实现并存储在计算机可读程序介质上。

本专利文件中描述的主题可以以提供以下特征中的一个或多个的特定方式来实施。

附图说明

图1示出了存储器系统的示例。

图2是示例性非易失性存储器装置的示图。

图3是示出非易失性存储器装置的单元电压电平分布(V_th)的示例图。

图4是示出非易失性存储器装置的单元电压电平分布(V_th)的另一示例图。

图5是示出编程干扰之前与之后的非易失性存储器装置的单元电压电平分布(V_th)的示例图。

图6是示出非易失性存储器装置的单元电压电平分布(V_th)作为参考电压的函数的示例图。

图7示出了存储器单元和仓标签缓冲器的正常读取的示例。