[发明专利]一种基于块的电路延时模型的建立方法

说明书

本发明提出一种基于块的电路延时模型的建立方法，提高先进工艺近阈值工作电压条件下，电路时序行为描述的准确性，以及大规模电路时序行为分析的速度。首先，采用基于块的统计静态时序分析方法，计算单输入单输出、双输入单输出、多输入单输出的延时特征，均值和方差，并通过仿真建立增量Δ模型，提高延时精度。其次，将组合逻辑电路网表转化成有向无环图，计算延时概率，标注有向无环图每条边的权值，采用平均‑最大联合标签最短路径算法，获得电路关键路径，结合Yen's偏离算法获得关键路径集合。

技术领域

本发明涉及一种统计静态时序分析技术，属于集成电路设计自动化技术领域。

背景技术

半导体尺寸的减小使得晶体管的工艺参数波动变得不可忽略，工艺参数波动呈现高斯分布。在近阈值电压工作条件下，数字逻辑电路的延时受工艺参数波动的影响，无法近似为高斯分布。目前已有的组合逻辑电路延时的计算方法均为典型工艺角条件下，采用若干线性近似计算延时的值。随着工艺的进步和工作电压的降低，线性近似无法准确给出电路时序行为的描述。因此，采用统计方法能够更加准确全面地描述电路时序行为，基于块的电路延时统计计算能够极大加速延时的计算速度，更适合大规模电路设计的时序分析和验证，同时可以指导较为乐观的电路设计。

蒙特卡罗仿真得到的结果被视为统计方法的黄金准则，但是仿真成本巨大，无法在实际电路设计中使用。因此采用表征延时分布规律的统计参数描述电路时序行为特征是一种加速计算电路延时的有效方法。目前基于高斯近似的统计延时模型得到的统计参数，由于近阈值电压下电路延时无法近似高斯分布而产生较大的误差，导致路径延时计算的准确率下降。同时，对于大规模电路而言，基于路径的延时统计计算方法需要遍历所有路径，耗时巨大。

发明内容

技术问题：为了提高先进工艺近阈值工作电压条件下，电路时序行为描述的准确性，以及大规模电路延时计算的速度，本发明提出一种基于块的电路延时模型的建立方法。

技术方案：本发明的一种基于块的电路延时模型的建立方法包括以下步骤，

步骤1，输入数字组合逻辑电路网表文件，从工艺厂商提供的PDK文件中提取单元本征延时参数(μ₀₁,σ₀₁)、(μ₀₂,σ₀₂)和(μ₀₃,σ₀₃)，使用HSPICE软件(是商业软件)，在选择蒙特卡洛工艺角，仿真不小于5000次，分别获得标准逻辑单元的输入到达时间统计参数均值和方差(μ_in,σ_in)(μ_A1,σ_A1)，(μ_A2,σ_A2)(μ_Aj,σ_Aj)，以及输出延时统计参数均值和方差(μ_outs,σ_outs)(μ_outc,σ_outc)(μ_outm,σ_outm)；

其中，(μ_in,σ_in)，表示单输入单输出节点输入A₁的到达时间特征，(μ_outs,σ_outs)为输出C的延时特征，(μ₀₁,σ₀₁)表示PDK文件提供的单元本征延时；