[发明专利]基于FPGA的时序同步方法、装置及PG设备

说明书

本发明公开了一种基于FPGA的时序同步方法、装置及PG设备，通过触发步骤：根据图像数据流的帧头信号的第一个有效帧头得到时序同步信号和同步控制信号；数据写入步骤：写入图像数据流的有效数据信号；视频输出步骤：将时序同步信号中的有效数据选通DE信号作为读信号读取有效数据信号，并输出时序同步信号，读取的有效数据信号和输出的时序同步信号均相对同步控制信号延迟预设数量的时钟周期，以输出有效数据信号和时序同步信号同步的视频信号，实现了有效数据信号和时序同步信号的有效同步，并且在失步的情况下，可以在下一帧的帧头的第一个有效帧头到来时重新同步，有效避免了因失步导致待测显示模组中显示的图像失真，进而影响检测的问题。

技术领域

本发明涉及数据处理技术领域，具体涉及一种基于FPGA的时序同步方法、装置及PG设备。

背景技术

随着显示技术的发展，显示模组的应用越来越多。图像信号发生器(PatternGenerator，PG)设备通常用于显示模组的生产测试环节，需要将特定图片发送至待测显示模组上进行显示，以便检测待测显示模组是否存在坏点等缺陷。

PG设备需要持续地从存储器中读取图像数据流，并将该图像数据流与特定的时序同步信号(如有效数据选通信号DE、行同步信号HSYNC、场同步信号VSYNC等)同步，从而产生视频数据，再传输至行测显示模组，由待测显示模组正确显示图片。

现有技术中图像数据流和时序同步信号容易出现失步的现象，一旦出现失步，待测显示模组中显示的图像会失真，进而影响检测。

发明内容

本发明实施例的目的是提供一种基于FPGA的时序同步方法、装置及PG设备，旨在解决现有技术中图像数据流和时序同步信号因失步导致待测显示模组中显示的图像失真，进而影响检测的问题。

为了实现上述目的，本发明第一方面提供一种基于FPGA的时序同步方法，包括：

触发步骤：根据图像数据流的帧头信号的第一个有效帧头得到时序同步信号和同步控制信号；

数据写入步骤：写入图像数据流的有效数据信号；

视频输出步骤：将时序同步信号中的有效数据选通DE信号作为读信号读取有效数据信号，并输出时序同步信号，读取的有效数据信号和输出的时序同步信号均相对同步控制信号延迟预设数量的时钟周期，以输出有效数据信号和时序同步信号同步的视频信号。

可选地，触发步骤，包括：

向时序同步控制模块发送帧头信号；

根据帧头信号的第一个有效帧头触发时序同步控制模块输出同步控制信号，以及触发时序同步控制模块输出相对同步控制信号延迟第一数量的时钟周期的时序同步信号；

视频输出步骤，包括：

将时序同步信号延迟第二数量的时钟周期后作为新时序同步信号；

将新时序同步信号的DE信号作为读信号延迟第三数量的时钟周期读取出有效数据信号；

将新时序同步信号延迟第三数量的时钟周期，作为最终输出的时序同步信号并输出；其中，预设数量为第一数量、第二数量和第三数量之和。

可选地，第一数量为1，第二数量为1，第三数量为2。

可选地，同步控制信号相对第一个有效帧头延迟第四数量的时钟周期。

可选地，写入步骤还包括：写入图像数据流的帧头信号；

视频输出步骤还包括：将DE信号作为读信号读取帧头信号；

该方法还包括：