[发明专利]基于FPGA的时序同步方法、装置及PG设备

权利要求书

1.一种基于FPGA的时序同步方法，其特征在于，包括：

触发步骤：根据图像数据流的帧头信号的第一个有效帧头得到时序同步信号和同步控制信号；

数据写入步骤：写入所述图像数据流的有效数据信号；

视频输出步骤：将所述时序同步信号中的有效数据选通DE信号作为读信号读取所述有效数据信号，并输出所述时序同步信号，读取的所述有效数据信号和输出的所述时序同步信号均相对所述同步控制信号延迟预设数量的时钟周期，以输出所述有效数据信号和所述时序同步信号同步的视频信号。

2.根据权利要求1所述的时序同步方法，其特征在于，所述触发步骤，包括：

向时序同步控制模块发送所述帧头信号；

根据所述帧头信号的第一个有效帧头触发所述时序同步控制模块输出所述同步控制信号，以及触发所述时序同步控制模块输出相对所述同步控制信号延迟第一数量的时钟周期的所述时序同步信号；

所述视频输出步骤，包括：

将所述时序同步信号延迟第二数量的时钟周期后作为新时序同步信号；

将所述新时序同步信号的DE信号作为读信号延迟第三数量的时钟周期读取出所述有效数据信号；

将所述新时序同步信号延迟所述第三数量的时钟周期，作为最终输出的时序同步信号并输出；其中，所述预设数量为所述第一数量、所述第二数量和所述第三数量之和。

3.根据权利要求2所述的时序同步方法，其特征在于，所述第一数量为1，所述第二数量为1，所述第三数量为2。

4.根据权利要求2所述的时序同步方法，其特征在于，还包括：

所述同步控制信号相对所述第一个有效帧头延迟第四数量的时钟周期。

5.根据权利要求1所述的时序同步方法，其特征在于，

所述写入步骤还包括：写入所述图像数据流的帧头信号；

所述视频输出步骤还包括：将所述DE信号作为读信号读取所述帧头信号；

所述时序同步方法还包括：

判断步骤：判断延迟所述预设数量的时钟周期的所述同步控制信号和读取的所述帧头信号是否均有效，若均有效，则处于同步状态，若至少一个无效，则处于失步状态，并再次进入所述触发步骤。

6.根据权利要求5所述的时序同步方法，其特征在于，还包括：

初步判断步骤：获取所述图像数据流的所述数据有效信号和所述帧头信号；在检测到所述帧头信号和所述数据有效信号均为有效信号的情况下，控制状态机由初始的空闲状态进入所述同步状态，并进入所述触发步骤和所述数据写入步骤；

在所述判断步骤中，若均有效，控制所述状态机保持在所述同步状态，若至少一个无效，则控制所述状态机跳转到所述失步状态，并再次进入所述触发步骤。

7.一种基于FPGA的时序同步装置，其特征在于，包括：

触发模块，用于根据图像数据流的帧头信号的第一个有效帧头得到时序同步信号和同步控制信号；

写入模块，用于写入所述图像数据流的有效数据信号；

视频输出模块，用于将所述时序同步信号中的有效数据选通DE信号作为读信号读取所述有效数据信号，并输出所述时序同步信号，读取的所述有效数据信号和输出的所述时序同步信号均相对所述同步控制信号延迟预设数量的时钟周期，以输出有效数据信号和时序同步信号同步的视频信号。

8.根据权利要求7所述的时序同步装置，其特征在于，

所述触发模块，还用于向时序同步控制模块发送所述帧头信号，根据所述帧头信号的第一个有效帧头触发所述时序同步控制模块输出所述同步控制信号，以及触发所述时序同步控制模块输出相对所述同步控制信号延迟第一数量的时钟周期的所述时序同步信号；

所述视频输出模块，还用于将所述时序同步信号延迟第二数量的时钟周期后作为新时序同步信号；将所述新时序同步信号的DE信号作为读信号延迟第三数量的时钟周期读取出所述有效数据信号；将所述新时序同步信号延迟所述第三数量的时钟周期，作为最终输出的时序同步信号并输出；其中，所述预设数量为所述第一数量、所述第二数量和所述第三数量之和。