[发明专利]锁相环的频率校准方法及锁相环电路

说明书

本发明公开了一种锁相环的频率校准方法及锁相环电路，该方法包括：在锁相环上电过程中获取锁相环中压控振荡器的输出频率；根据目标频率值对压控振荡器的输出频率进行校准，以使得压控振荡器的输出频率与目标频率值的差值小于预设阈值；在锁相环工作过程中获取压控振荡器的输出频率；根据目标频率区间对压控振荡器的输出频率进行校准，以使得压控振荡器的输出频率位于所述目标频率区间内。本发明能够同时保证系统的校准性能和校准时间，也能够实现对系统参数的精准控制，大幅提升了锁相环电路的稳定性和可靠性。

技术领域

本发明涉及电力电子技术领域，具体涉及一种锁相环的频率校准方法及锁相环电路。

背景技术

通常的电信、计算机和其他数字电子应用中对其组件都有十分严格的时序要求，以便电子或计算机完成十分精准的操作。所以可产生稳定频率且可使得输出信号与基准信号同步的锁相环电路(Phase locked loop，PLL)就是电子控制系统中运用得十分广泛的一种电路。锁相环电路由鉴频鉴相器(Phase-Frequency Detector，PFD)、电荷泵(ChargePump，CP)、环路滤波器(Loop Filter，LF)、压控振荡器(Voltage Controlled Oscillator，VCO)及分频器(Divider)组成。

在锁相环电路工作时，压控振荡器会因为制程、温度等环境影响而有不同程度的频率飘移，虽然锁相环电路工作时频率会精准锁定在目标频率，但是环路滤波器的电压值会因此锁定在不同的电压值上面，导致锁相环电路的参数发生变化，从而恶化锁相环电路的整体性能，甚至使得锁相环电路出现失锁的现象。

目前为了抑制锁相环电路在工作中的频率变化，一般采取两种方法，一种是将锁相环电路中压控振荡器的工作频率范围设计的较大，但缺陷在于带来了压控振荡器的设计难度，无法精准控制压控振荡器的频率导致锁相环电路锁定时其控制电压将难以掌控，进而影响系统参数导致系统性能恶化。另一种方法是通过频率校准，选择合理的压控振荡器的工作状态，但是传统的校准方案无法同时兼顾校准性能和校准时间。

因此，有必要提供改进的技术方案以克服现有技术中存在的以上技术问题。

发明内容

为了解决上述技术问题，本发明提供了一种锁相环的频率校准方法及锁相环电路，通过在锁相环电路的开机和工作状态下分别进行校准，能够同时保证系统的校准性能和校准时间，同时，也能够实现对系统参数的精准控制，大幅提升了锁相环电路的稳定性、可靠性及相关性能参数。

根据本公开第一方面，提供了一种锁相环的频率校准方法，包括：在锁相环上电过程中获取锁相环中压控振荡器的输出频率；

根据目标频率值对所述压控振荡器的输出频率进行校准，以使得所述压控振荡器的输出频率与所述目标频率值的差值小于预设阈值；

在锁相环工作过程中获取所述压控振荡器的输出频率；

根据目标频率区间对所述压控振荡器的输出频率进行校准，以使得所述压控振荡器的输出频率位于所述目标频率区间内。

可选地，获取锁相环中压控振荡器的输出频率的方法包括：

在预设时间内对所述压控振荡器的输出信号的上升沿或下降沿进行计数；

根据计数值计算获得所述压控振荡器的输出频率。

可选地，根据目标频率值对所述压控振荡器的输出频率进行校准包括：

将所述压控振荡器的输出频率和所述目标频率值进行比较；

若所述压控振荡器的输出频率小于所述目标频率值，调高所述压控振荡器的输出频率；

若所述压控振荡器的输出频率不小于所述目标频率值，结束校准。

可选地，所述压控振荡器的输出频率每次的调高量小于等于所述预设阈值。