[发明专利]芯片连焊自检测方法、系统、介质及芯片

说明书

本发明提供一种芯片连焊自检测方法、系统、介质及芯片；所述方法包括以下步骤：将所述可控端口设置为输入状态；配置满足待配置条件的可控端口，以使满足待配置条件的可控端口上拉至高电平，或下拉至低电平；读取所述可控端口的第一电平值；基于所述第一电平值判断所述可控端口是否出现连焊；本发明通过在芯片上编写芯片连焊自检测算法，已达到检测芯片端口间电路是否连焊短路的目的，能够实现在早期生产中发现产品缺陷，是对现有ICT、FCT等检测的有利补充，提高了产品的生产效率、可检测性以及产品的质量。

技术领域

本发明属于芯片检测技术领域，特别是涉及一种芯片连焊自检测方法、系统、介质及芯片。

背景技术

现有芯片检测通常包括：ICT(In-Circuit Test，电路测试)和FCT(FunctionTest，功能测试)这两种检测技术；其中，ICT是进行相对简单的模拟，主要用来检查元器件故障和焊接故障的，在板子焊接的下个流程进行，有问题的板子(比如器件焊反、短路等问题)直接在焊接线上返修；FCT是电子电气功能性测试，即完成ICT测试步骤后，转到产品通电状态，测试产品的各项正常工作时的参数；现有芯片借助这两种检测技术，达到了较好的检测效果。

但是，这两种检测技术，对于芯片的检测来说，仍然存在无法测试的盲点，如，无法达到检测芯片端口间是否连焊短路的目的，从而导致测试覆盖率有所降低。

发明内容

鉴于以上所述现有技术的缺点，本发明的目的在于提供一种芯片连焊自检测方法、系统、介质及芯片，用于解决现有芯片检测技术无法达到检测芯片端口间是否连焊短路的目的的问题。

为实现上述目的及其他相关目的，本发明提供一种芯片连焊自检测方法，用于检测芯片的端口间是否连焊，所述芯片的端口包括：可控端口和不可控端口；其中，所述不可控端口正常；所述方法包括以下步骤：将所述可控端口设置为输入状态；配置满足待配置条件的可控端口，以使满足待配置条件的可控端口上拉至高电平，或下拉至低电平；读取所述可控端口的第一电平值；基于所述第一电平值判断所述可控端口是否出现连焊。

于本发明的一实施例中，所述可控端口包括：非悬空端口；所述非悬空端口连接外围电路；所述待配置条件包括：所述可控端口为无上拉电阻和下拉电阻的外围电路对应的非悬空端口；配置满足待配置条件的可控端口，以使所满足待配置条件的可控端口上拉至高电平，或下拉至低电平包括以下步骤：配置所述无上拉电阻和下拉电阻的外围电路对应的非悬空端口，以使所述无上拉电阻和下拉电阻的外围电路对应的非悬空端口上拉至高电平，或下拉至低电平；基于所述第一电平值判断所述可控端口是否出现连焊包括以下步骤：基于所述第一电平值判断所述非悬空端口是否出现连焊。