[发明专利]芯片连焊自检测方法、系统、介质及芯片

权利要求书

1.一种芯片连焊自检测方法，用于检测芯片的端口间是否连焊，其特征在于，所述芯片的端口包括：可控端口和不可控端口；其中，所述不可控端口正常；所述方法包括以下步骤：

将所述可控端口设置为输入状态；

配置满足待配置条件的可控端口，以使满足待配置条件的可控端口上拉至高电平，或下拉至低电平；所述可控端口包括：非悬空端口；所述非悬空端口连接外围电路；所述待配置条件包括：所述可控端口为无上拉电阻和下拉电阻的外围电路对应的非悬空端口；配置满足待配置条件的可控端口，以使所满足待配置条件的可控端口上拉至高电平，或下拉至低电平包括以下步骤：配置所述无上拉电阻和下拉电阻的外围电路对应的非悬空端口，以使所述无上拉电阻和下拉电阻的外围电路对应的非悬空端口上拉至高电平，或下拉至低电平；

读取所述可控端口的第一电平值；

基于所述第一电平值判断所述可控端口是否出现连焊；基于所述第一电平值判断所述可控端口是否出现连焊包括以下步骤：基于所述第一电平值判断所述非悬空端口是否出现连焊。

2.根据权利要求1所述的芯片连焊自检测方法，其特征在于，所述可控端口还包括：悬空端口；所述待配置条件包括：所述可控端口为悬空端口；配置满足待配置条件的可控端口，以使满足待配置条件的可控端口上拉至高电平，或下拉至低电平还包括以下步骤：

对能设置内部上拉的悬空端口设置内部上拉，以使所述能设置内部上拉的悬空端口上拉至高电平；

对能设置内部下拉的悬空端口设置内部下拉，以使所述能设置内部下拉的悬空端口下拉至低电平；

将既不能设置内部上拉，又不能设置内部下拉，且无电平输出能力的悬空端口外接第一测试点，以使既不能设置内部上拉，又不能设置内部下拉，且无电平输出能力的悬空端口外部上拉至高电平；所述第一测试点通过上拉电阻上拉至电源；

将既不能设置内部上拉，又不能设置内部下拉，且有电平输出能力的悬空端口外接第二测试点，以使既不能设置内部上拉，又不能设置内部下拉，且有电平输出能力的悬空端口上拉至高电平，或下拉至低电平；所述第二测试点通过下拉电阻下拉至地，和/或通过上拉电阻上拉至所述电源；

配置所述无上拉电阻和下拉电阻的外围电路对应的非悬空端口包括以下步骤：

对所述无上拉电阻和下拉电阻的外围电路对应的，且能设置内部上拉的非悬空端口设置内部上拉，以使所述无上拉电阻和下拉电阻的外围电路对应的，且能设置内部上拉的非悬空端口上拉至高电平；

对所述无上拉电阻和下拉电阻的外围电路对应的，且能设置内部下拉的非悬空端口设置内部下拉，以使所述无上拉电阻和下拉电阻的外围电路对应的，且能设置内部下拉的非悬空端口下拉至低电平；

将所述无上拉电阻和下拉电阻的外围电路对应的，既不能设置内部上拉，又不能设置内部下拉，且无电平输出能力的非悬空端口外接所述第一测试点，以使所述无上拉电阻和下拉电阻的外围电路对应的，既不能设置内部上拉，又不能设置内部下拉，且无电平输出能力的非悬空端口上拉至高电平；

将所述无上拉电阻和下拉电阻的外围电路对应的，既不能设置内部上拉，又不能设置内部下拉，且有电平输出能力的非悬空端口外接所述第二测试点，以使所述无上拉电阻和下拉电阻的外围电路对应的，既不能设置内部上拉，又不能设置内部下拉，且有电平输出能力的非悬空端口上拉至高电平，或下拉至低电平。

3.根据权利要求1所述的芯片连焊自检测方法，其特征在于，基于所述第一电平值判断所述非悬空端口是否出现连焊包括以下步骤：

判断所述非悬空端口的第一电平值与所述非悬空端口对应的外围电路的电平值是否一致；

若一致，则所述外围电路正常；若不一致，则所述外围电路异常；

在一致时，判断每一正常的外围电路对应的非悬空端口是否出现连焊。