[发明专利]一种集成电路版图可制造性的分析方法

说明书

一种集成电路版图可制造性的分析方法，包括：提供具有设计图形的初始版图；对设计图形之规定层次进行版图格点化处理；计算版图格点化处理后每个格点的版图图形密度；计算版图格点化处理后每个格点的版图图形密度之梯度；判断所述版图图形密度及版图图形密度之梯度是否符合制造规格。本发明集成电路版图可制造性的分析方法在对集成电路版图之格点的版图图形密度进行判断的同时，对所述各格点的版图图形密度之梯度进行计算，不仅可以有效保证版图图形密度符合制造规格要求，而且版图的密度均匀性得到大幅提升，达到90％以上。

技术领域

本发明涉及半导体制造技术领域，尤其涉及一种集成电路版图可制造性的分析方法。

背景技术

随着集成电路制造工艺节点的不断推进，集成电路设计的可制造性与可靠性检查变得越来越重要。工艺节点尺寸的变小与设计图形复杂度的不断加深，迫使制造者需要投入巨大的人力、财力来评估设计版图的可制造性。设计者的版图数据在产生后通过图形密度相关的设计规则检查，即表示本次设计数据完全通过制造的规格。

传统的图形密度检查中，首先将版图按照X、Y两个方向进行步距为W的格点切割，会得到D₀₀～D_nn的小格点。然后对每一个格点进行密度计算。最后判定所有格点的图形密度计算值是否符合设计规则。

明显地，由于集成电路的制造工艺进入高端节点后，上述图形密度检查的方法仅考虑单一格点密度，难以获得高均匀性的版图图形密度，势必影响器件的稳定性，并增加生产制造成本。

寻求一种制作简单，工艺兼容性强，并可获得高均匀性的版图图形密度的分析方法已成为本领域技术人员亟待解决的技术问题之一。

故针对现有技术存在的问题，本案设计人凭借从事此行业多年的经验，积极研究改良，于是有了本发明一种集成电路版图可制造性的分析方法。

发明内容

本发明是针对现有技术中，传统的图形密度检查的方法在集成电路的制造工艺进入高端节点后，仅考虑单一格点密度，难以获得高均匀性的版图图形密度，势必影响器件的稳定性，并增加生产制造成本等缺陷提供一种集成电路版图可制造性的分析方法。

为实现本发明之目的，本发明提供一种集成电路版图可制造性的分析方法，所述集成电路版图可制造性的分析方法，包括：

执行步骤S11：提供具有设计图形的初始版图；

执行步骤S12：对所述设计图形之规定层次进行版图格点化处理；

执行步骤S13：计算版图格点化处理后每个格点的版图图形密度；

执行步骤S14：计算版图格点化处理后每个格点的版图图形密度之梯度；执行步骤S15：判断所述版图图形密度及版图图形密度之梯度是否符合制造规格。

可选地，所述版图图形密度的计算方法，进一步包括：

执行步骤S21：计算规定层次之格点的版图图形面积；

执行步骤S22：计算规定层次之格点的面积；

执行步骤S23：获得格点的版图图形面积与格点的面积之比值即为所述格点的版图图形密度。

可选地，所述版图图形密度之梯度的计算方法，进一步包括：

执行步骤S31：获得指定格点ii的版图图形密度D_ii；