[发明专利]一种高速低漏电的分栅型半浮栅晶体管及其制备方法

说明书

本发明公开一种高速低漏电的分栅型半浮栅晶体管及其制备方法。该高速低漏电的分栅型半浮栅晶体管的衬底中形成有U形沟槽，半浮栅和控制栅均嵌入在该U形沟槽中，分离栅形成在半浮栅和控制栅上方，并且控制栅和分离栅均采用金属。能够有效提高器件集成密度，提升器件的开关速度，减小器件的漏电，降低器件工作功耗，有利于器件的后续电路设计及芯片集成。

技术领域

本发明涉及半导体技术领域，具体涉及一种高速低漏电的分栅型半浮栅晶体管及其制备方法。

背景技术

目前，1T1C结构的DRAM器件是集成电路芯片中的主流，但随着器件尺寸越来越小，该结构的器件正面临越来越多的问题，比如DRAM器件需要64ms刷新一次，因此电容器的电容值须保持在一定数值以上以保证足够长的电荷保持时间，但随着集成电路特征尺寸的缩小，大电容的制造已经越来越困难，且占据了较大的制造成本。

半浮栅晶体管(SFGT)作为一种新型无电容的存储器件，具有操作速度快，单元面积小，芯片密度高等优点。分栅结构的半浮栅晶体管将控制栅分成两部分，通过适当的操作电压，可以极大地提高器件的保持能力。

从半浮栅晶体管的工作原理可知，半浮栅晶体管的开关速度取决于栅极对沟道的控制能力，栅极漏电流与所采用栅介质紧密相关。因此，通过合适的栅介质选择，我们一方面可以增强栅极对沟道的控制能力，提高开关速度，另一方面，也可以降低栅极漏电流。

发明内容

本发明公开一种高速低漏电的分栅型半浮栅晶体管制备方法，包括以下步骤：在衬底的器件制作区进行N型离子注入形成器件源端，然后外延生长P型硅层并进行N型离子注入，形成P型沟道区和N阱区；刻蚀形成U形沟槽，所述U形沟槽贯穿所述N阱区和P型沟道区；在所述U形沟槽的底部和侧壁形成第一栅氧化层，使位于侧壁的第一栅氧化层的顶部高于所述P型沟道区的顶部；淀积第一多晶硅层使其填充所述U形沟槽，并刻蚀使其上表面高于所述第一栅氧化层的高度，形成半浮栅与N阱区的接触窗口；对所述第一多晶硅层的中间区域进行刻蚀，使位于所述U形沟槽底部的部分第一栅氧化层暴露，形成控制栅制作区域；淀积第二栅氧化层和第二高K介质层，使其覆盖所述半浮栅表面，然后淀积控制栅金属形成控制栅，使其填充所述控制栅制作区域，所述控制栅的上表面与所述半浮栅上表面持平；刻蚀所述控制栅上方的第二栅氧化层和第二高K介质层，然后淀积第三栅氧化层和第三高K介质层，使其覆盖所述半浮栅和控制栅表面，并延伸覆盖N阱区表面；在所述第三高K介质层表面淀积第三多晶硅层；对所述第三多晶硅层、所述第三高K介质层和所述第三栅氧化层进行刻蚀，使位于边缘的N阱区表面露出，形成分离栅结构；在所述分离栅结构两侧形成侧墙，进行离子注入形成漏端；去除所述第三多晶硅层，填充分离栅金属形成分离栅，完成高速低漏电的分栅型半浮栅晶体管的半浮栅晶体管的制作。

本发明的高速低漏电的分栅型半浮栅晶体管制备方法中，优选为，形成第一栅氧化层的步骤具体包括：在器件表面淀积第一栅氧化层，并在U形沟槽内填充第二氮化硅层；然后化学机械抛光第二氮化硅层至顶部的第一栅氧化层高度；接着回刻第二氮化硅层至高于所述P型沟道区的高度；而后各向同性刻蚀预留第二氮化硅层之上的位于U形沟槽侧壁和顶部的第一栅氧化层，然后去除第二氮化硅层完成第一栅氧化层的制作。

本发明还公开一种高速低漏电的分栅型半浮栅晶体管，包括：衬底，其为N型，作为器件源端，其上形成有P型沟道区和N阱区；U形沟槽，其贯穿所述N阱区及P型沟道区；第一栅氧化层，形成在所述U形沟槽的底部和侧壁，且位于侧壁的第一栅氧化层的顶部高于所述P型沟道区的顶部；半浮栅和控制栅，形成在所述U形沟槽中，其中，所述控制栅居中，所述半浮栅位于外侧，所述控制栅与所述半浮栅之间形成有第二栅氧化层和第第二高K介质层，且所述控制栅的高度与所述半浮栅高度相同，所述半浮栅覆盖U形沟槽侧壁的第一栅氧化层，且与所述N阱区形成接触窗口；第三栅氧化层，覆盖所述U形沟槽，并延伸覆盖部分N型阱区表面；第三高K介质层和分离栅，所述第三高K介质层覆盖所述第三栅氧化层，所述分离栅覆盖所述第三高K介质层并完全填充所述U形沟槽；侧墙，形成在所述分离栅两侧；漏端，形成在所述侧墙两侧、所述N型阱区中，其中，所述控制栅采用金属，所述分离栅采用金属。