[发明专利]降低RISC-V向量处理器访存延迟的方法、装置、设备及介质

说明书

本发明提供了一种降低RISC‑V向量处理器访存延迟的方法、装置、设备及可读介质，该方法包括：修改RISC‑V向量处理器的编译器以增加预存储指令；响应于RISC‑V向量处理器中有数据进行存储，经由预存储指令判断待存储数据的类型；根据待存储数据的类型修改页表缓冲中的信息；响应于接收到数据存储指令，基于修改后的页表缓冲中的信息将待存储的数据存储到对应的位置。通过使用本发明的方案，能够极大的降低RISC‑V向量处理器访存延迟，能够提高RISC‑V向量处理器的性能。

技术领域

本发明涉及计算机领域，并且更具体地涉及一种降低RISC-V向量处理器访存延迟的方法、装置、设备及可读介质。

背景技术

传统的处理器主要指Intel与ARM两大阵营，在Pc和服务器等传统领域，Intel处理器处于绝对垄断地位，在移动平台和嵌入式领域，ARM处于核心定位，市场占用率非常高。

随着国际竞争越来越激烈，各行业对于国产处理器的要求越来越紧迫，RISC-V读作RISC Five，意思是第五代精简指令处理器。它是一种全新的指令集架构，并且开源可以被任何学术机构或商业组织自由使用，具有自主可控的优势。

其中RISC-V通过扩展Vector(向量)指令集，可以支持向量处理，从而可以作为一个向量处理器(VFP)来使用，即通过Vector指令集扩展实现高效的计算，可以有效应对如机器学习、计算器视觉、多媒体应用等。

RISC-V作为向量处理器，就要涉及大量的数据存取操作，传统的数据存储机制已经成为限制RISC-V向量处理器性能的关键点。举例而言，某Load(加载)向量指令，要连续Load 1024个32bits的数据到寄存器，RISC-V core要先判断这1024*32bit的数据是否在Cache(缓存)中，如果不在(不全在)，则需要先将对应的数据从DDR(双倍速率同步动态随机存储器)搬移到Cache，然后再从Cache加载到RISC-V Core。某Store(存储)向量指令，要连续Store 1024个32bits的数据到Cache或DDR，RISC-V core要先判断这个1024*32bits的写的目的地址是否在Cache的映射中，如果是，则数据写入Cache，如果不是，则数据写入DDR。在一些情况下store的大量数据没用被写进Cache，而是被直接写进了DDR，那紧着的load这些数据的操作将需要从DDR中获取数据，并且向量指令中，经常是大批量的数据，可想而知，将造成极大的数据访存延迟，降低RISC-V Core的数据处理性能。在一些情况下store的数据被写进了Cache，而没用被写进DDR，那Cache将被长期用不到的数据占用，同样将造成极大的数据访存延时，降低RISC-V Core的数据处理性能。

发明内容

有鉴于此，本发明实施例的目的在于提出一种降低RISC-V向量处理器访存延迟的方法、装置、设备及可读介质，通过使用本发明的技术方案，能够极大的降低RISC-V向量处理器访存延迟，能够提高RISC-V向量处理器的性能。

基于上述目的，本发明的实施例的一个方面提供了一种降低RISC-V向量处理器访存延迟的方法，包括以下步骤：

修改RISC-V向量处理器的编译器以增加预存储指令；

响应于RISC-V向量处理器中有数据进行存储，经由预存储指令判断待存储数据的类型；

根据待存储数据的类型修改页表缓冲(Translation Lookaside Buffer，缩写为TLB)中的信息；

响应于接收到数据存储指令，基于修改后的页表缓冲中的信息将待存储的数据存储到对应的位置。

根据本发明的一个实施例，响应于RISC-V向量处理器中有数据进行存储，经由预存储指令判断待存储数据的类型包括：