[发明专利]一种适用于PAM4信号的高速突发模式时钟数据恢复电路

权利要求书

1.一种适用于PAM4信号的高速突发模式时钟数据恢复电路，其特征在于，包括：采样判决电路(1)、鉴相电路(2)、多数表决电路(3)、过采样逻辑单元(4)、数字相位控制模块(5)、数字环路滤波器(6)、正交时钟产生电路(7)和相位合成模块(8)；

所述采样判决电路(1)的第一输入端用于接收外部输入的PAM4数据信号，所述采样判决电路(1)的第二输入端连接至所述相位合成模块(8)的输出端，用于根据设置参考电压对输入电平进行数字量化并将量化结果输出；

所述鉴相电路(2)的输入端连接至所述采样判决电路(1)的输出端，用于接收经过量化后的数据信号和相位合成模块输出的时钟信号，并根据两者之间的相位关系生成时钟相对于数据信号的超前电压信号和滞后电压信号；

所述多数表决电路(3)的输入端连接至所述鉴相电路(2)的输出端，用于将鉴相器的输出数据进行合并后输出唯一的时钟相对于数据信号的超前电压信号和滞后电压信号；

所述过采样逻辑单元(4)的输入端连接至所述采样判决电路(1)的输出端，用于控制环路锁定模式在过采样模式和鉴相锁定模式之间的切换，对所述PAM4数据信号量化结果进行过采样并输出控制信号；

所述数字相位控制模块(5)的第一输入端连接至所述多数表决电路(3)的输出端，第二输入端连接至所述过采样逻辑单元(4)的输出端，用于根据多数表决器输出的鉴相结果和所述控制信号输出数字逻辑信号；

所述数字环路滤波器(6)的输入端连接至所述数字相位控制模块(5)的输出端，用于对所述数字逻辑信号进行低通滤波处理；

所述正交时钟产生电路(7)用于接收外部输入的参考时钟信号，将外部时钟进行滤波并产生正交的两路时钟信号；

所述相位合成模块(8)的第一输入端连接至所述数字环路滤波器(6)的输出端，所述相位合成模块(8)的第二输入端连接至所述正交时钟产生电路(7)的输出端，用于根据所述数字逻辑信号对两路正交时钟进行移相，并将移相后的时钟信号发送给所述采样判决电路和所述鉴相器；

当初始启动时，预设处于过采样模式，此时的环路中仅有采样判决电路(1)、过采样逻辑单元(4)、数字相位控制模块(5)和相位合成模块(8)处于工作状态，鉴相电路(2)、多数表决电路(3)和数字环路滤波器(6)均处于关闭状态；当采样逻辑单元(4)判定系统已经接近锁定，采样逻辑单元(4)将关闭本模块并启动鉴相电路(2)、多数表决电路(3)和数字环路滤波器(6)从而切换为鉴相锁定模式。

2.如权利要求1所述的高速突发模式时钟数据恢复电路，其特征在于，所述采样判决电路(1)包括：第一采样器A、第二采样器B、第三采样器C、第四采样器D、第一D触发器DFF_A、第二D触发器DFF_B、第三D触发器DFF_C、第四D触发器DFF_D以及四组两级反相器；

所述第一采样器A的第一输入端，所述第二采样器B的第一输入端，所述第三采样器C的第一输入端和所述第四采样器D的第一输入端均用于连接外部的输入信号，所述第一采样器A的第二输入端连接第一参考电压REF1，所述第二采样器B的第二输入端连接第二参考电压REF2，所述第三采样器C的第二输入端连接第三参考电压REF3，所述第四采样器D的第二输入端连接所述第二参考电压REF2；

所述第一D触发器DFF_A的第一输入端连接至所述第一采样器A的输出端，所述第二D触发器DFF_B的第一输入端连接至所述第二采样器B的输出端，所述第三D触发器DFF_C的第一输入端连接至所述第三采样器C的输出端，所述第四D触发器DFF_D的第一输入端连接至所述第四采样器D的输出端；所述第一D触发器DFF_A的第二输入端、所述第二D触发器DFF_B的第二输入端以及所述第三D触发器DFF_C的第二输入端均用于连接数据采样时钟，所述第四D触发器DFF_D的输出端用于连接边沿采样时钟；

第一组两级反相器的输入端连接至所述第一D触发器DFF_A的输出端，第一组两级反相器的输出端用于输出数据A；第二组两级反相器的输入端连接至所述第二D触发器DFF_B的输出端，第二组两级反相器的输出端用于输出数据B；第三组两级反相器的输入端连接至所述第三D触发器DFF_C的输出端，第三组两级反相器的输出端用于输出数据C；第四组两级反相器的输入端连接至所述第四D触发器DFF_D的输出端，第四组两级反相器的输出端用于输出边缘A；

其中，所述第一参考电压REF1小于所述第二参考电压REF2，所述第二参考电压REF2小于所述第三参考电压REF3。