[发明专利]一种可编程逻辑芯片内部振荡校准方法和系统

说明书

本发明提出了一种可编程逻辑芯片内部振荡校准方法和系统，该方法包括获取可编程逻辑芯片内部时钟，并对内部时钟分频得到第二时钟信号；将第一时钟信号与第二时钟信号进行逻辑运算得到频率补偿参数；第一时钟信号为可编程逻辑芯片外部时钟信号；以第二时钟信号作为采样时钟，根据频率补偿参数对可编程逻辑芯片内部时钟进行补偿。基于该方法，还提出了一种可编程逻辑芯片内部振荡校准系统，本发明从数字信号处理的角度对CPLD内部振荡进行校准，完全由可编程逻辑芯片内部逻辑根据频率补偿参数生成，不存在冗余资源，可以有效解决资源浪费问题。对内部信号的校准理论上在第二个时钟周期完成，校准时间很短。

技术领域

本发明属于芯片振荡校准技术领域，特别涉及一种可编程逻辑芯片内部振荡校准方法和系统。

背景技术

时钟是CPLD芯片工作的核心，CPLD：Complex Programmable logic device；复杂可编程逻辑器件。目前，CPLD芯片工作所需的时钟大多数通过其内部集成的晶体振荡电路生成。由于制造工艺上的参差和外界环境的干扰，芯片内部集成晶振生成的时钟频率存在部分的偏差。这种偏差会在芯片工作时逐渐积累，最终带来很大的影响。因此需要对芯片内部集成晶振进行额外地校准。目前，晶振校准电路的设计思路主要分为以下三部分：时钟比较模块，控制生成模块和晶振控制模块。其中，时钟比较模块用来比较标准时钟和待校准时钟，并将比较结果传递给控制生成模块；控制生成模块根据比较结果计算出晶振控制模块所需要的控制参数。晶振控制模块用于调整待校准晶振，使其趋近于标准时钟。不断重复上述比较-调整操作，直至待调准时钟满足要求。

现有技术中关于片内晶振校准提出了一种逐次逼近算法，根据时钟比较模块输出的比较结果，利用逐次逼近算法生成步长控制信号。首先根据时钟比较结果计算得到步长N，并根据此步长得到的校准值去调整待校准时钟。如果校准后时钟依旧没有达到预期值，则继续以步长N调整；如果校准后的时钟超过预期值，则以N/2为步长反向调整时钟。以此类推，逐步缩小步长对待校准时钟进行上下微调，直至符合要求。如果以步长N/4和N/8均无法调整到预期值，则取最后两次校准值的平均值作为最终校准值。现有技术对片内晶振电路的时钟频率的调整方法是通过寄存器控制开关选择片内电容，通过改变电容来改变时钟频率，进一步达到校准时钟的目的。因为每个芯片的时钟偏差是不一样的，所以需要足够多的电容来保证校准电路的适应性。大量冗余电容会造成资源浪费，同时加大芯片集成难度。其次，每次时钟校准的步长都与上次调整的步长相关，不具有自适应性，会造成校准时间过长。

发明内容

为了解决上述技术问题，本发明提出了一种可编程逻辑芯片内部振荡校准系统，完全由CPLD内部逻辑根据频率补偿参数生成，不存在冗余资源，可以有效解决资源浪费问题。

为实现上述目的，本发明采用以下技术方案：

一种可编程逻辑芯片内部振荡校准方法，包括以下步骤：

获取可编程逻辑芯片内部时钟，并对所述内部时钟分频得到第二时钟信号；

将所述第一时钟信号与第二时钟信号进行逻辑运算得到频率补偿参数；所述第一时钟信号为可编程逻辑芯片外部时钟信号；

以第二时钟信号作为采样时钟，根据所述频率补偿参数对可编程逻辑芯片内部时钟进行补偿。

进一步的，所述将所述第一时钟信号与第二时钟信号进行逻辑运算得到频率补偿参数的过程为将所述第一时钟信号与第二时钟信号进行异或运算得到频率补偿参数。

进一步的，所述异或运算的过程为：

获取第一时钟信号A上升沿比第二时钟信号B提前到来的时间t_a和获取第一时钟信号A下降沿比第二时钟信号B提前到来的时间t_b；则所述T为第一时钟信号A与第二时钟信号B的周期差；将所述等效为第一时钟信号A与第二时钟信号B的频差Δf；