[发明专利]FPGA集成电路基于布局的高扇出线网优化方法和优化系统

说明书

本公开提供一种FPGA集成电路基于布局的高扇出线网优化方法和系统，每个线网包括连接在一个驱动器件和多个输出器件之间的多条连接线，优化方法包括：在多条连接线的输出端分别标记时序关键度；为每个时序关键度分别设定群集控制参数；获取线网的时序关键度并根据群集控制参数判断其是否为需要拆分的高扇出线网；对需要拆分的线网采用聚簇算法根据群集控制参数将多个输出器件拆分为多个群集；基于驱动器件复制多个副本，将其分配给多个群集作为其中的驱动器件。该优化方法和系统定义了时序关键度并据此设置群集控制参数，基于这些参数拆分线网，群集内部的关联度高，器件传输性能提升，算法精准快速，提高拆分效率并降低成本，简化了线网布局。

技术领域

本发明涉及集成电路领域，具体涉及一种FPGA集成电路基于布局的高扇出线网优化方法和优化系统。

背景技术

FPGA(Field Programmable Gate Array,可编程逻辑门阵列)是由许多的逻辑单元构成的逻辑器件，具有丰富的硬件资源和强大的并行处理能力，在数据处理和通信等很多领域得到了广泛应用。FPGA集成电路在逻辑单元的物理位置确定之后，开始对逻辑单元的连接关系进行信号线的实际物理连接，需要在驱动器件和输出器件之间建立起连接线网，如果线网的扇出过高，即驱动器件需要驱动的输出器件过多，那么线网会特别复杂。扇出越大的线网通常布局后线网的线长越长，布局算法估算线网线长常用的半周长线长(HPWL，Half-Perimeter Wire Length)与线网实际布线后的线长的误差也越大；且高扇出线网(HFN，High Fanout Net)布线时间长而且容易产生拓扑迂回，这些常常会导致高扇出线网的时序延迟较大，从而影响芯片设计的时序质量。因此，高扇出线网的优化是FPGA集成电路自动化设计软件的一个重要部分。

目前已有应用的高扇出线网的优化方法，是将高扇出线网的输出器件按照布局位置相近划分为多组，每组插入寄存器来驱动多个输出器件，以减少线网负载，这样的划分方法过于单一，没有考虑到各器件之间的时序影响，分组后各组的器件性能较差。因此，目前使用的高扇出线网的优化方法有很大的局限性，不能适应集成电路高集成且快速处理信号的需求。

发明内容

有鉴于此，本发明实施例提供一种FPGA集成电路基于布局的高扇出线网优化方法和优化系统，对高扇出线网进行拆分，以解决现有技术中的问题。

根据本发明第一方面，提供一种FPGA集成电路基于布局的高扇出线网优化方法，所述FPGA集成电路包括多个线网，每个线网包括连接在一个驱动器件和多个输出器件之间的多条连接线，其中，针对每个线网，所述优化方法包括：

在所述多条连接线的输出端分别标记时序关键度，所述时序关键度表征对应连接线上的时序传输性能；

为每个所述时序关键度对应的群集分别设定群集控制参数；

根据所述多条连接线的多个时序关键度获取所述线网的时序关键度，并根据所述群集控制参数判断所述线网是否为需要拆分的高扇出线网；

对需要拆分的高扇出线网采用聚簇算法根据所述群集控制参数将多个所述输出器件拆分为多个群集；

基于所述驱动器件复制多个副本，并将所述多个副本分配给所述多个群集作为其中的驱动器件。

可选地，在所述多条连接线的输出端分别标记时序关键度的步骤之前还包括：

对所述线网进行时序分析，获取每条连接线的输出端的时序裕量，所述时序裕量为设定传输时间与实际传输时间之差；

将所有所述连接线按照时序裕量从小到大的顺序排序，根据排序结果计算每个所述连接线的输出端的时序关键度。

可选地，所述时序关键度根据所述时序裕量的排序呈由大到小的阶梯式分布，所述时序关键度越大，所述时序传输性能越差。

可选地，排序位于前1％的所述连接线的输出端的时序关键度为6；