[发明专利]FPGA集成电路基于布局的高扇出线网优化方法和优化系统

权利要求书

1.一种FPGA集成电路基于布局的高扇出线网优化方法，所述FPGA集成电路包括多个线网，每个线网包括连接在一个驱动器件和多个输出器件之间的多条连接线，其中，针对每个线网，所述优化方法包括：

在所述多条连接线的输出端分别标记时序关键度，所述时序关键度表征对应连接线上的时序传输性能；

为每个所述时序关键度对应的群集分别设定群集控制参数；

根据所述多条连接线的多个时序关键度获取所述线网的时序关键度，并根据所述群集控制参数判断所述线网是否为需要拆分的高扇出线网；

对需要拆分的高扇出线网采用聚簇算法根据所述群集控制参数将多个所述输出器件拆分为多个群集；

基于所述驱动器件复制多个副本，并将所述多个副本分配给所述多个群集作为其中的驱动器件。

2.根据权利要求1所述的FPGA集成电路基于布局的高扇出线网优化方法，其中，在所述多条连接线的输出端分别标记时序关键度的步骤之前还包括：

对所述线网进行时序分析，获取每条连接线的输出端的时序裕量，所述时序裕量为设定传输时间与实际传输时间之差；

将所有所述连接线按照时序裕量从小到大的顺序排序，根据排序结果计算每个所述连接线的输出端的时序关键度。

3.根据权利要求2所述的FPGA集成电路基于布局的高扇出线网优化方法，其中，所述时序关键度根据所述时序裕量的排序呈由大到小的阶梯式分布，所述时序关键度越大，所述时序传输性能越差。

4.根据权利要求3所述的FPGA集成电路基于布局的高扇出线网优化方法，其中，

排序位于前1％的所述连接线的输出端的时序关键度为6；

排序位于1％～5％的所述连接线的输出端的时序关键度为5；

排序位于5％～10％的所述连接线的输出端的时序关键度为4；

排序位于10％～20％的所述连接线的输出端的时序关键度为3；

排序位于20％～40％的所述连接线的输出端的时序关键度为2；

排序位于40％之后的所述连接线的输出端的时序关键度为1；

没有时序约束的所述连接线的输出端的时序关键度为0。

5.根据权利要求1所述的FPGA集成电路基于布局的高扇出线网优化方法，其中，在基于所述驱动器件复制多个副本，并将所述多个副本分配给所述多个群集作为其中的驱动器件的步骤之后还包括：

调用递增布局算法，调整所述多个副本的布局位置，重新布局线网。

6.根据权利要求1所述的FPGA集成电路基于布局的高扇出线网优化方法，其中，所述线网的时序关键度为所述多条连接线的所述多个时序关键度中最大的时序关键度；所述群集的时序关键度为所述群集中所有连接线对应的所述时序关键度中最大的时序关键度。

7.根据权利要求1所述的FPGA集成电路基于布局的高扇出线网优化方法，其中，所述群集控制参数包括群集规模和群集半径，所述群集规模为所述群集中包含的所述输出器件的数目，所述群集半径为所述输出器件与群集中心点之间的最大距离。

8.根据权利要求7所述的FPGA集成电路基于布局的高扇出线网优化方法，其中，根据所述多条连接线的多个时序关键度获取所述线网的时序关键度，并根据所述群集控制参数判断所述线网是否为需要拆分的高扇出线网的步骤包括：

获取所述线网中所述多个连接线对应的所述多个时序关键度中最大的时序关键度作为所述线网的时序关键度；

获取所述线网的时序关键度对应的所述群集控制参数；

当所述线网所包含的输出器件的数目及群集半径符合所述群集控制参数时，所述线网为无需拆分的线网；

当所述线网所包含的输出器件的数目或群集半径大于所述群集控制参数时，所述线网为需要拆分的高扇出线网。