[发明专利]I2C总线单元、I2C总线系统及通信同步控制方法

权利要求书

1.一种I2C总线单元，其特征在于，包括：

第一数据寄存器(110)，具有第一信号端和第二信号端，所述第一数据寄存器(110)的第一信号端用于与外部的第一CPU通信连接；

第一移位寄存器(120)，具有第一信号端、第二信号端、第三信号端、第四信号端和第五信号端，所述第一移位寄存器(120)的第一信号端与所述第一数据寄存器(110)的第二信号端连接，所述第一移位寄存器(120)的第二信号端和第三信号端分别与外部的SDA总线连接；

第一SCL总线时钟检测模块(130)，具有第一信号端和第二信号端，所述第一SCL总线时钟检测模块(130)的第一信号端与外部的SCL总线连接；

SCL时钟输出模块(140)，具有第一信号端、第二信号端和第三信号端，所述SCL时钟输出模块(140)的第一信号端连接有波特率发生器(141)，所述SCL时钟输出模块(140)的第二信号端分别与所述SCL总线和所述第一移位寄存器(120)的第四信号端连接；

FLAG控制和暂停SCL输出模块(150)，具有第一信号端、第二信号端、第三信号端、第四信号端和第五信号端，所述FLAG控制和暂停SCL输出模块(150)的第一信号端与所述第一移位寄存器(120)的第五信号端连接，所述FLAG控制和暂停SCL输出模块(150)的第二信号端和第三信号端分别与所述第一CPU连接，所述FLAG控制和暂停SCL输出模块(150)的第四信号端与所述第一SCL总线时钟检测模块(130)的第二信号端连接，所述FLAG控制和暂停SCL输出模块(150)的第五信号端与所述SCL时钟输出模块(140)的第三信号端连接，所述FLAG控制和暂停SCL输出模块(150)用于根据来自所述第一SCL总线时钟检测模块(130)的检测信号使能或禁止所述SCL时钟输出模块(140)、根据来自所述第一移位寄存器(120)的信号向所述第一CPU发送第一中断信号或者接收来自所述第一CPU的第一中断完成信号。

2.一种I2C总线单元，其特征在于，包括：

第二数据寄存器(210)，具有第一信号端和第二信号端，所述第二数据寄存器(210)的第一信号端用于与外部的第二CPU通信连接；

第二移位寄存器(220)，具有第一信号端、第二信号端、第三信号端、第四信号端和第五信号端，所述第二移位寄存器(220)的第一信号端与所述第二数据寄存器(210)的第二信号端连接，所述第二移位寄存器(220)的第二信号端连接有SDA总线检测模块(230)，并通过所述SDA总线检测模块(230)与外部的SDA总线连接，所述第二移位寄存器(220)的第三信号端与所述SDA总线连接；

第二SCL总线时钟检测模块(240)，具有第一信号端和第二信号端，所述第二SCL总线时钟检测模块(240)的第一信号端与外部的SCL总线连接，所述第二SCL总线时钟检测模块(240)的第二信号端与所述第二移位寄存器(220)的第四信号端连接；

SCL时钟控制模块(250)，具有第一信号端和第二信号端，所述SCL时钟控制模块(250)的第一信号端与所述SCL总线连接；

FLAG控制和暂停数据传输模块(260)，具有第一信号端、第二信号端、第三信号端和第四信号端，所述FLAG控制和暂停数据传输模块(260)的第一信号端与所述第二移位寄存器(220)的第五信号端连接，所述FLAG控制和暂停数据传输模块(260)的第二信号端和第三信号端分别与所述第二CPU连接，所述FLAG控制和暂停数据传输模块(260)的第四信号端与所述SCL时钟控制模块(250)的第二信号端连接，所述FLAG控制和暂停数据传输模块(260)用于根据来自所述第二移位寄存器(220)的信号向所述第二CPU发送第二中断信号以及向所述SCL时钟控制模块(250)发送第一控制信号，或者根据来自所述第二CPU的第二中断完成信号向所述SCL时钟控制模块(250)发送第二控制信号。

3.一种I2C总线系统，其特征在于，包括相互连接的I2C主机和I2C从机，所述I2C主机采用权利要求1所述的I2C总线单元，所述I2C从机采用权利要求2所述的I2C总线单元。