[发明专利]多模式自适应内外参考时钟复用分配电路

说明书

本发明公开的一种多模式自适应内外参考时钟复用分配电路，能自适应复用内外参考时钟，且具备时钟分频分配能力。本发明通过下述技术方案实现：FPGA以含PLL资源的锁定指示信号和接地调试接口控制电路输入模式信号作为判决条件，判断工作模式和外部参考时钟是否正常，通过逻辑判决输出选通信号信号，选择内部或外部参考时钟到次级锁相环电路，实现内外参考时钟自适应复用；末级时钟分配网络对次级锁相环电路输出时钟进行分频，为板级各电路组件提供分频时钟，分别得到各组电路组件的具体时钟频率，以及自适应调试模式、正常工作模式、外参考异常模式和外参考恢复模式等多种工作模式下的参考时钟复用，完成到模块内各电路组件输出时钟的分频和分配。

技术领域

本发明涉及一种模块级多模式自适应内外参考时钟复用分配电路及方法。

背景技术

在综合化系统中，各功能处理由专用模块和通用模块共同组成，微控制器每个功能处理模块具有复杂的时钟系统，通常具有同源、同频、同相时钟的需求，因此综合化系统往往会设置统一的时钟参考源作为时钟基准分配给系统中各模块。时钟系统中多功能时钟发生器、锁相环、锁频环、晶振系统等功能模块相互之间的协调工作能为模块上处理器MCU以及各种外设组件提供稳定的时钟源。现有系统中通用模块往往设置参考时钟源工作模式,通过切换板级管理固件程序或更换电阻连接方式以切换内外时钟，可以实现在调试模式和整机应用模式下对内外时钟需求的切换。同时，模块内部通过可编程门阵列FPGA的模拟锁相环PLL资源进行变频，用FPGA实现高频时钟的分频和多路输出，得到板级实际使用的时钟频率，并分配给后续电路。锁相回路PLL是一种封闭循环控制系统，其是维持产生讯号与参考讯号间的固定相位关系。在高速应用上，时钟分配系统需要高速和低噪声的锁相回路来实现时钟速度的需求。但现有系统一旦参考源模块工作不正常，所有功能将存在失效的故障可能。此外，FPGA的PLL资源输出时钟指标不佳，当为时钟敏感器件提供时钟时，往往无法得到满意的技术指标。如果设计中时钟切换很频繁，并且不在复位时切换，设计中也不能允许出现短暂的错误，就必须使用同步设计以确保寄存器没有违背时序，时钟信号上不会出现毛刺等问题。

发明内容

本发明的目的是针对现有技术存在的不足之处，以提高系统鲁棒性，提升模块内时钟质量为目标，提供一种可实现在调试模式、正常工作模式、外参考异常模式、外参考恢复模式下，模块能自适应复用内外参考时钟，且具备高杂散指标时钟信号变频倍频和时钟分频分配的能力，保证系统功能线程在一定范围内不失效的多模式自适应内外参考时钟复用分配电路及方法。

为达到以上目的，本发明提供的一种多模式自适应内外参考时钟复用分配电路，包括：顺次连接初级时钟选择电路的次级锁相环电路和末级时钟分配网络，其特征在于：初级时钟选择电路以调试接口控制信号、外部参考时钟Ext_clk作为输入信号，将Ext_clk1作为内部相连现场可编程门阵列FPGA的时钟锁相环PLL资源的输入，FPGA以含PLL资源的锁定指示Lock信号和接地调试接口控制电路输入模式T_mode信号作为判决条件，判断工作模式和外部参考时钟是否正常，通过逻辑判决输出选通信号信号Sel，选择外部参考时钟Ext_clk2或内部参考时钟Int_CLK到次级锁相环电路，实现内外参考时钟自适应复用，对参考时钟到用户时钟进行变频和倍频；末级时钟分配网络对次级锁相环电路输出时钟进行分频，为板级各电路组件提供分频时钟，分别得到各组电路组件的具体时钟频率，以及自适应调试模式、正常工作模式、外参考异常模式和外参考恢复模式等多种工作模式下的参考时钟复用，完成到模块内各电路组件输出时钟的分频和分配。

本发明相比于现有技术具有如下有益效果：

1)本发明以提高系统鲁棒性，提升模块内时钟质量为目标，采用初级时钟选择电路、次级锁相环电路、末级时钟分配网络。初级时钟选择电路实现了在调试模式、正常工作模式、外参考异常模式、外参考恢复模式下内外参考时钟自适应复用。其中，初级时钟选择电路，以调试接口控制信号、外部参考时钟作为输入信号，通过FPGA逻辑实现判决，可支持模块在调试模式、正常工作模式，外参考异常模式，外参考恢复模式等多种工作模式下的自适应内外参考时钟复用，避免模块固件程序更改或更换电阻连接。