[发明专利]多模式自适应内外参考时钟复用分配电路

权利要求书

1.一种多模式自适应内外参考时钟复用分配电路，包括：顺次连接初级时钟选择电路的次级锁相环电路和末级时钟分配网络，其特征在于：初级时钟选择电路以调试接口控制信号、外部参考时钟Ext_clk作为输入信号，将Ext_clk1作为内部相连现场可编程门阵列FPGA的时钟锁相环PLL资源的输入，FPGA以含PLL资源的锁定指示Lock信号和接地调试接口控制电路输入模式T_mode信号作为判决条件，判断工作模式和外部参考时钟是否正常，通过逻辑判决输出选通信号信号Sel，选择外部参考时钟Ext_clk2或内部参考时钟Int_CLK到次级锁相环电路，实现内外参考时钟自适应复用，对参考时钟到用户时钟进行变频和倍频；末级时钟分配网络对次级锁相环电路输出时钟进行分频，为板级各电路组件提供分频时钟，分别得到各组电路组件的具体时钟频率，以及自适应调试模式、正常工作模式、外参考异常模式和外参考恢复模式，多种工作模式下的参考时钟复用，完成到模块内各电路组件输出时钟的分频和分配。

2.如权利要求1所述的多模式自适应内外参考时钟复用分配电路，其特征在于：调试接口控制通过离散控制线向FPGA输入T_mode信号，Ext_CLK信号输入模块将外部参考时钟Ext_CLK输入时钟一分二电路，将生成的Ext_clk1和Ext_clk2分别提供给FPGA与时钟二选一电路；FPGA将Ext_clk1作为内部时钟锁相环PLL资源的输入，以PLL的锁定指示Lock信号和T_mode信号作为判决条件，判断工作模式和外部参考时钟是否正常，并输出选通信号Sel作为时钟二选一电路的输入。

3.如权利要求1所述的多模式自适应内外参考时钟复用分配电路，其特征在于：在调试模式下，当需要进行单模块调试时，此时没有外部参考时钟，调试接口控制电路调试接口控制开关闭合，输入模式T_mode信号为‘0’，此时FPGA内部逻辑输出Sel信号为‘0’，时钟选通内部参考时钟Int_CLK；在正常工作模式下：调试接口控制电路调试接口控制开关打开，控制信号为‘1’；当外部参考时钟正常，FPGA内部PLL的Lock信号输出为‘1’时，FPGA内部逻辑输出Sel信号为‘1’，时钟二选一电路选通外部参考时钟。

4.如权利要求1所述的多模式自适应内外参考时钟复用分配电路，其特征在于：在外参考异常模式下：调试接口控制电路调试接口控制开关打开，控制信号为‘1’；当外部参考时钟异常，FPGA内部PLL的Lock信号输出为‘0’时，FPGA内部逻辑输出Sel信号为‘0’，时钟二选一电路选用内部参考时钟；在外参考恢复模式下：当处于外参考异常模式时，输入的外部参考时钟Ext_CLK恢复正常，FPGA内部PLL的Lock信号输出为‘1’，此时通过时钟二选一电路再次将Ext_CLK2信号输入模块，选通外部参考时钟Ext_CLK2，从而实现自适应内外参考时钟复用。

5.如权利要求1所述的多模式自适应内外参考时钟复用分配电路，其特征在于：次级锁相环电路包括：相连时钟二选一电路的时钟分频器0，通过时钟鉴相器串联的压控振荡器，与压控振荡器和时钟鉴相器形成并联回路的环路滤波器和时钟分频器1，从而组成为标准的锁相环电路。

6.如权利要求5所述的多模式自适应内外参考时钟复用分配电路，其特征在于：时钟二选一电路产生的频率f_i经时钟分频器0后得到参考频率f_ref，与时钟分频器1反馈频率f_fd分别送入时钟鉴频器的两个反向输入端，输出一个反映两者之商的直流电压，并经低通滤波器LPF滤除交流分量后，提供给压控振荡器VCO输出频率信号f_out，压控振荡器倍频，锁相环进入频率牵引，自动跟踪捕捉输入信号的频率，然后将输出进行主分频，产生F_vco压控振荡器的输出频率f_out在压控振荡器的可控范围之内，为板级各电路组件所需工作频率的公倍数。