[发明专利]一种基于GGNMOS的ESD保护电路及电子芯片

说明书

本发明公开了一种基于GGNMOS的ESD保护电路及电子芯片，保护电路包含至少一个GGNMOS，各GGNMOS内部形成竖向寄生三极管的Nwell区仅直接电性连接至GNDIO，使该GGNMOS内部的竖向寄生三极管与横向寄生三极管并联连接后共同形成IO至GNDIO的放电路径。通过将GGNMOS内部形成竖向寄生三极管的Nwell区直接电性连接至GNDIO，不再与VDDIO连接，避免了竖向寄生三极管向VDDIO形成放电路径，不会影响横向寄生三极管的放电不均匀性，放电电流都要经过GNDIO路径到VDDIO，降低了横向寄生三极管的开启电压Vt1，即以相对简单的方式，很大程度消除了GGNMOS固有的导通不均匀特征，提升了该ESD保护电路的静电保护效果。

技术领域

本发明涉及静电释放保护领域，尤其涉及一种基于GGNMOS的ESD保护电路及电子芯片。

背景技术

基于GGNMOS(Gate Grounded NMOS)的ESD保护结构通常如图1所示，该结构中IO对GNDIO的正向放电利用GGNMOS M1的横向寄生三极管Q1(参见图2，即lateral NPN Q1)snap-back特性，IO对GNDIO的负向放电则利用GGNMOS M1的Bulk和Drain之间的寄生二极管发生正偏放电。IO对同一芯片其他PIN的放电路径在原理上都要借助IO对GNDIO的放电路径。

GGNMOS内部放电路径的常规接法如图2所示，GGNMOS置于深N阱(DNWell)中，DNWell区接VDDIO，GGNMOS管的lateral NPN Q1(即横向寄生三极管)期望被用作放电路径，然而当IO对VDDIO放电时(参见图1电路)，在一些工艺条件下，GGNMOS内会存在一条vertical NPN Q2(竖向寄生三极管)的路径通过NW区直接对VDDIO放电，相比Q1路径降低了GNDIO到VDDIO一个正向二极管的偏置电压，又因为NW区掺杂浓度比源漏区注入低，放电速度慢，不能取代Q1成为主要放电路径，但这条路径会降低流入Q1基极电荷的累积速度，提高snap-back发生的Vt1，如图3所示，通过TLP(Transmission Line Pulse)测试现有的GGNMOS的I-V曲线，从中可以看出发生snap-back的触发点为(Vt1，It1)。因此，由于常规多指结构GGNMOS因内部Q2路径会恶化Q1导通的不均匀性，使得静电释放不均匀，导致现有基于GGNMOS的ESD保护结构无法承受较高的静电电压，影响静电保护的效果。

有鉴于此，特提出本发明。

发明内容

本发明的目的是提供了一种基于GGNMOS的ESD保护电路及电子芯片，能保证GGNMOS内释放静电电流的寄生三极管导通的均匀性，提升ESD保护电路的静电保护效果，进而解决现有技术中存在的上述技术问题。

本发明的目的是通过以下技术方案实现的：

本发明实施方式提供一种基于GGNMOS的ESD保护电路，包含至少一个GGNMOS，各GGNMOS内部形成竖向寄生三极管的Nwell区仅直接电性连接至GNDIO，使该GGNMOS内部的竖向寄生三极管与横向寄生三极管并联连接后共同形成IO至GNDIO的放电路径。

本发明实施方式还提供一种电子芯片，设有ESD保护电路，所述ESD保护电路采用权利要求1或2所述的基于GGNMOS的ESD保护电路。

与现有技术相比，本发明所提供的基于GGNMOS的ESD保护电路，其有益效果包括：

通过将GGNMOS内部形成竖向寄生三极管的Nwell区仅直接电性连接至GNDIO，不再与VDDIO连接，使得竖向寄生三极管与横向寄生三极管并联连接后共同形成IO至GNDIO的放电路径，放电电流都必须经过GNDIO路径到VDDIO，从而降低横向寄生三极管的开启电压Vt1，避免了竖向寄生三极管向VDDIO形成放电路径，不会影响横向寄生三极管的放电不均匀性，即以相对简单的方式，很大程度消除了GGNMOS固有的导通不均匀特征，提升了该ESD保护电路的静电保护效果。

附图说明