[发明专利]FPGA测量单元及基于FPGA测量单元的通道延迟补偿方法、装置

说明书

本申请提供了一种FPGA测量单元及基于FPGA测量单元的通道延迟补偿方法、装置，测量单元包括：逻辑单元及与逻辑单元连接的脉冲信号发送单元和多个输入输出单元；输入输出单元包括：依次连接的接收器、延迟调整模块和采样寄存器；采样寄存器和脉冲信号发送单元连接同一系统时钟；脉冲信号发送单元与被测设备中的多个连接点连接；多个连接点分别与多个接收器一一对应连接；从一个连接点到一个采样寄存器的完整路径为一个通道；延迟调整模块用于对通道间的延迟偏差进行补偿。本申请能够对多个通道间的延迟进行精准补偿，从而消除测量单元本身的偏差影响，完成测量单元的自校准。

技术领域

本申请涉及软件技术领域，尤其是涉及一种FPGA测量单元及基于FPGA测量单元的通道延迟补偿方法、装置。

背景技术

在ATE设备中通常使用外部测量单元或者设备来测量每个SLOT插槽中所有信号(例如256个通道)到POGO被测设备的时间延迟偏差，为了保证测量精度，测量单元本身必须不额外引入偏差。在基于FPGA实现的测量单元中不同通道间往往会存在延迟偏差，包括走线延迟、器件延迟、采样时钟延迟等。现有技术中，为了消除基于FPGA的测量单元本身的偏差，通常在FPGA内部设置时序约束，通过该约束使FPGA内部走线优先按照设置值进行，然而这种方式约束精度较低，通常在ns数量级，无法完全消除测量单元本身引入的偏差，从而无法满足高速率、高精度应用的要求。

发明内容

本申请的目的在于提供一种FPGA测量单元及基于FPGA测量单元的通道延迟补偿方法、装置，能够对多个通道间的延迟进行精准补偿，从而消除测量单元本身的偏差影响，完成测量单元的自校准。

第一方面，本申请实施例提供一种FPGA测量单元，测量单元包括：逻辑单元及与逻辑单元连接的脉冲信号发送单元和多个输入输出单元；输入输出单元包括：依次连接的接收器、延迟调整模块和采样寄存器；采样寄存器和脉冲信号发送单元连接同一系统时钟；脉冲信号发送单元与被测设备中的多个连接点连接；多个连接点分别与多个接收器一一对应连接；从一个连接点到一个采样寄存器的完整路径为一个通道；延迟调整模块用于对通道间的延迟偏差进行补偿。

第二方面，本申请实施例提供一种基于FPGA测量单元的通道延迟补偿方法，方法应用于如第一方面所述的FPGA测量单元，该方法包括：针对每个通道，均执行以下步骤：通过脉冲信号发送单元向通道中的连接点发送脉冲信号，以使脉冲信号通过接收器和延迟调整模块到达采样寄存器；检测采样寄存器接收到脉冲信号时对应的第一时钟周期和第二时钟周期；第一时钟周期和第二时钟周期分别对应的采样值为0和1；调整延迟调整模块对应的延迟时间，直到满足采样值跳变条件，将满足条件的延迟时间作为通道对应的目标延迟时间；采样值跳变条件包括：第二时钟周期对应的采样值跳变为0，或第一时钟周期对应的采样值跳变为1；对通道对应的目标延迟时间进行存储；根据存储的多个通道分别对应的目标延迟时间进行通道延迟补偿。

进一步地，上述脉冲信号发送单元包括：依次连接的同步脉冲发送触发器、数据发送器和SMA接口；SMA接口连接于被测设备的连接点；通过脉冲信号发送单元向通道中的连接点发送脉冲信号的步骤，包括：通过同步脉冲发送触发器、数据发送器和SMA接口，发送与系统时钟同步的脉冲信号至通道中的连接点。

进一步地，上述采样值跳变条件包括：第二时钟周期对应的采样值跳变为0；延迟调整模块对应的延迟时间的初始值为0；调整延迟调整模块对应的延迟时间，直到满足采样值跳变条件的步骤，包括：按照指定时间间隔，增大延迟调整模块对应的延迟时间，将增大后的延迟时间作为待选延迟时间；判断在待选延迟时间的作用下，第二时钟周期对应的当前采样值是否为0；如果否，继续执行按照指定时间间隔，增大延迟调整模块对应的延迟时间的步骤；如果是，将采样值跳变为0时的待选延迟时间确定为目标延迟时间。