[发明专利]接收机用CDR电路、Duo-Binary PAM4接收机及传输系统

说明书

本发明公开了一种接收机用CDR电路、Duo‑Binary PAM4接收机及传输系统，本发明包括依次相连的鉴相器、相位差编码模块和多相时钟产生电路，鉴相器包括跳变沿筛选电路、跳变沿判决电路和BB鉴相器电路，跳变沿筛选电路用于对采样输出的数据采样信号DS进行跳变沿筛选得到筛选数据采样信号，跳变沿判决电路用于对采样输出的边沿采样信号ES进行跳变沿判决得到跳变沿判决结果信号E，BB鉴相器电路用于根据筛选数据采样信号、跳变沿判决结果信号E基于预设的BB鉴相器真值表得到相位差信号，本发明的有益效果是在CDR电路中增加跳变沿筛选电路和判决译码电路，降低鉴相复杂度的同时提高了鉴相精度，进而实现在保证环路快速锁定的同时降低了CDR恢复时钟的抖动。

技术领域

本发明属于片上网络、背板间信号传输和光电通信领域的高速模拟集成电路和高衰减信道传输技术，具体涉及一种接收机用CDR(clock and data recovery circuit，时钟数据恢复电路)电路、Duo-Binary PAM4接收机及传输系统。

背景技术

CDR(clock and data recovery circuit，时钟数据恢复电路)广泛用于信号传输过程中，是高速、超高速信道传输数据的重要环节，先进高速串口芯片的关键组件。其主要功能是从经过信道传输的带有随机抖动的信号中判决相对时钟的相位信息，提取出所需同步时钟，对失真数据进行恢复和重定时。Duo-BinaryPAM4的CDR在收发信号的系统中处于接收机一端，其工作原理如图1所示：①将输入的数据通过本地时钟进行采样经过判决获得相位差信息；②利用相位差信息控制本地时钟的相位前后移动，使本地时钟与高速数据的相位对齐；③利用采样器的高精度对数据进行量化，补偿信号过信道的损失电平；④数据经过传输过后包含一定的随机相位抖动，在一定抖动范围内仍能够保证数据与本地时钟同步，不需要调整本地时钟相位，在相位差控制信号输入到时钟恢复模块前进行滤波。

CDR包含采样器、鉴相器、DSP算法、多相时钟产生模块组成的时钟控制环路和数据重定时模块。在时钟控制环路中，为了保证在复杂的输入波形的情况下，仍能够识别出相位抖动，从而快速、精确的实现对输入数据相位的跟踪，需要通过跳变沿筛选。

图2给出了Duo-Binary PAM-4CDR的接收机的结构，不同于PAM-4和NRZ接收机使用比较器作为采样器，Duo-Binary PAM-4的接收机选择SARADC作为采样器，直接把高速串行数据转换为相对低速的并行数据，拓宽了CDR的采样带宽，免于设计接收端的解串器等模块，从电路设计上降低了一定的复杂度。

发明内容

本发明要解决的技术问题：针对现有技术的上述问题，提供一种接收机用CDR电路、Duo-Binary PAM4接收机及传输系统，本发明的要解决的技术问题是在CDR电路中增加跳变沿筛选电路和判决译码电路，降低鉴相复杂度的同时提高了鉴相精度，进而实现在保证环路快速锁定的同时降低了CDR恢复时钟的抖动。

为了解决上述技术问题，本发明采用的技术方案为：

一种接收机用CDR电路，包括依次相连的鉴相器、相位差编码模块和多相时钟产生电路，所述鉴相器包括跳变沿筛选电路、跳变沿判决电路和BB鉴相器电路，所述跳变沿筛选电路用于对采样输出的数据采样信号DS进行跳变沿筛选得到筛选数据采样信号，所述跳变沿判决电路用于对采样输出的边沿采样信号ES进行跳变沿判决得到跳变沿判决结果信号E，所述BB鉴相器电路用于根据筛选数据采样信号、跳变沿判决结果信号E基于预设的BB鉴相器真值表得到相位差信号。