[发明专利]超导集成电路的布线优化方法和装置、存储介质和终端

说明书

本发明公开了一种超导集成电路的布线优化方法和装置、存储介质和终端，其中方法包括：基于待优化电路的版图信息和电路网表获取逻辑门坐标互连线，对所有坐标互连线进行布线运算，将布线成功的运算结果存储到预设数据库中，并将布线失败对应的坐标互连线添加到失败队列中；基于失败队列获取最优布线结果；再分别基于减少路径延时方式和/或增加路径延时方式对最优布线结果中的时钟互连线和信号互连线进行优化，得到待优化电路的优化布线结果。本发明实现了超导集成电路布局后的自动布线问题，降低设计成本，减少手动布线所带来的设计时间开销。

技术领域

本发明涉及超导集成电路布局技术领域，尤其涉及一种超导集成电路的布线优化方法和装置、存储介质和终端。

背景技术

超导集成电路是指基于约瑟夫森结和超导材料的集成电路，包括单磁通量子(Single-Flux-Quantum，SFQ)电路。

SFQ电路是一种比较特殊的超导集成电路，其主要是由约瑟夫森结组成的，通过磁通量子Ф0的有无来表示数字逻辑“0”和“1”的。跟传统半导体CMOS(Complementary MetalOxide Semiconductor)电路比起来，磁通量子的微小和量化性质显著减少了串扰和功耗的影响，而磁通量子进出环路时在结中产生的窄电压脉冲也使其获得极高的频率。这种兼具超高工作速度和极低功耗的优点，使得该电路在超宽带宽模数/数模转换器(Analog-to-Digital Converter，ADC)、超导计算机等应用上有显著的前景。

SFQ电路的大规模设计主要受制于电子设计自动化工具(EDA)的性能，而当前商业和开源的EDA工具对SFQ设计的支持不足以满足SFQ电路的需求。由于当前的EDA工具主要是围绕CMOS电路开发，在一些关键的属性上难以完全支持SFQ电路的自动化设计，例如SFQ电路的门级流水、高扇出并发时钟树等，因此只能依靠现有的EDA工具，使用大量手动设计的流程，但手动设计无法覆盖更高规模的电路(大于万结级的电路规模)，并且耗时较长，严重影响SFQ电路的设计迭代周期。

发明内容

本发明所要解决的技术问题是现有超导集成电路布线方式仍存在大量手动设计流程，耗时较长，严重影响超导集成电路的设计迭代周期，且无法应用于高规模超导集成电路中。

为了解决上述技术问题，本发明提供了一种超导集成电路的布线优化方法，包括：

基于待优化电路的版图信息获取所述待优化电路中所有逻辑门的坐标位置，并基于所述待优化电路的电路网表获取所述待优化电路中所有逻辑门之间的互联关系，将所有所述逻辑门的坐标位置与所有所述逻辑门之间的互联关系进行匹配，获取所有所述逻辑门的坐标互连线；

基于预设布线运算依次对所有所述坐标互连线进行布线运算得到运算结果，并基于所述运算结果判断对应所述坐标互连线是否布线成功，若成功则将所述运算结果存储到预设数据库中，否则将对应所述坐标互连线添加到失败队列中；

判断所述失败队列是否符合预设要求，若符合则基于预设条件从所述预设数据库中查找最优布线结果，否则提高所述失败队列中互连线的运算优先级，重新基于预设布线运算依次对所有所述坐标互连线进行布线运算得到运算结果；

通过减少路径延时方式和/或增加路径延时方式对所述最优布线结果中的时钟互连线进行优化，以缩小所述时钟互连线在不同时钟级之间的偏差值，得到初步优化结果；

对所述初步优化结果中的信号互连线进行静态时序分析，获取时序违例信号队列和正常时序信号队列，通过减少路径延时方式和/或增加路径延时方式对所述时序违例信号队列中的信号互连线进行修复，并通过减少路径延时方式对所述正常时序信号队列中的信号互连线进行优化，得到所述待优化电路的优化布线结果。

优选地，获取坐标互连线步骤和进行布线运算步骤之间还包括：

基于所述坐标互连线的起点坐标、所述坐标互连线的终点坐标以及预设分组容限对所有所述坐标互连线进行分组，得到多个互连线组。