[发明专利]用于存内计算的乘法器数字电路、芯片、电子设备

说明书

一种用于存内计算的乘法器数字电路、芯片、电子设备，所述电路包括：至少一行乘法运算结构，每行乘法运算结构包括：输入缓冲电路、存内运算存储单元、以及输出缓冲电路；存内运算存储单元包括：一个传输单元和一个标准6T SRAM单元；所述标准6T SRAM单元用于写入权值，传输单元用于实现权值与数字信号的乘法运算，并将得到的运算结果传送给输出缓冲电路。利用本发明方案，可以减少存内计算所需晶体管的数量，进而减小存储器的体积。

技术领域

本发明涉及数字电路技术领域，具体地涉及一种用于存内计算的乘法器数字电路、芯片、电子设备。

背景技术

近年来，存内计算(Processing in Memory，PIM)已经逐渐成为业界和学界公认的趋势。存内计算是指在内存中完成部分计算，在处理器中完成部分计算。相较于内存计算将计算所需的所有数据放入到内存中，所有计算由处理器完成，存内计算降低了数据在内存与高速缓存、高速缓存与CPU之间移动的能耗，提高内存计算系统的性能。

存内计算技术虽然优化了存储单元和逻辑单元的结构，缓解了数据搬运问题，提升了CPU的运算速度，从而显著降低了能耗。但伴随着技术的发展，存内计算还面临着硬件资源复用、单元设计、模拟运算优化等系列实际技术问题有待解决。

基于数字芯片和存储器一体的技术，主要通过在存储器中植入计算模块或者逻辑单元来实现简单的数据运算。目前，实现乘法器的存储单元中晶体管个数通常较多，使得存储单元体积较大，不利于产品集成化和小型化的应用。

发明内容

本发明实施例提供一种用于存内计算的乘法器数字电路、芯片、电子设备，以减少存内计算所需晶体管的数量，进而减小存储器的体积。

为此，本发明实施例提供如下技术方案：

本发明实施例提供一种用于存内计算的乘法器数字电路，所述电路包括：至少一行乘法运算结构，每行乘法运算结构包括：依次连接的输入缓冲电路、存内运算存储单元、以及输出缓冲电路；

所述输入缓冲电路，用于输入数字信号并对输出信号进行预充电，将所述数字信号传送给所述存内运算存储单元；

所述存内运算存储单元包括：一个传输单元和一个标准6T SRAM单元；所述标准6TSRAM单元包括：第一存储节点和第二存储节点；所述传输单元的第一端与所述输入缓冲电路的输出端连接，所述传输单元的第二端与所述输出缓冲电路的输入端连接，所述传输单元的第三端与所述第一存储节点或所述第二存储节点连接；所述标准6T SRAM单元用于写入权值；所述传输单元用于实现所述权值与所述数字信号的乘法运算，并将得到的运算结果传送给所述输出缓冲电路；

所述输出缓冲电路，用于对输入信号进行预充电，并输出所述运算结果。

可选地，所述传输单元为NMOS晶体管。

可选地，所述传输单元为NMOS晶体管，所述NMOS晶体管的漏级为所述第一端，所述NMOS晶体管的源极为所述第二端，所述NMOS晶体管的栅极为所述第三端，所述第三端连接所述标准6T SRAM单元的第一存储节点。

可选地，所述传输单元为NMOS晶体管，所述NMOS晶体管的漏级为所述第一端，所述NMOS晶体管的源极为所述第二端，所述NMOS晶体管的栅极为所述第三端，所述第三端连接所述标准6T SRAM单元的第二存储节点。

可选地，所述传输单元为NMOS晶体管，所述NMOS晶体管的栅级为所述第一端，所述NMOS晶体管的漏极为所述第二端，所述NMOS晶体管的源极为所述第三端，所述第三端连接所述标准6T SRAM单元的第二存储节点。

可选地，所述传输单元为NMOS晶体管，所述NMOS晶体管的栅级为所述第一端，所述NMOS晶体管的漏极为所述第二端，所述NMOS晶体管的源极为所述第三端，所述第三端连接所述标准6T SRAM单元的第一存储节点。