[发明专利]用于存内计算的乘法器数字电路、芯片、电子设备

权利要求书

1.一种用于存内计算的乘法器数字电路，其特征在于，所述电路包括：至少一行乘法运算结构，每行乘法运算结构包括：依次连接的输入缓冲电路、存内运算存储单元、以及输出缓冲电路；

所述输入缓冲电路，用于输入数字信号并对输出信号进行预充电，将所述数字信号传送给所述存内运算存储单元；

所述存内运算存储单元包括：一个传输单元和一个标准6T SRAM单元；所述标准6TSRAM单元包括：第一存储节点和第二存储节点；所述传输单元的第一端与所述输入缓冲电路的输出端连接，所述传输单元的第二端与所述输出缓冲电路的输入端连接，所述传输单元的第三端与所述第一存储节点或所述第二存储节点连接；所述标准6T SRAM单元用于写入权值；所述传输单元用于实现所述权值与所述数字信号的乘法运算，并将得到的运算结果传送给所述输出缓冲电路；

所述输出缓冲电路，用于对输入信号进行预充电，并输出所述运算结果。

2.根据权利要求1所述的用于存内计算的乘法器数字电路，其特征在于，所述传输单元为NMOS晶体管。

3.根据权利要求2所述的用于存内计算的乘法器数字电路，其特征在于，所述传输单元为NMOS晶体管，所述NMOS晶体管的漏级为所述第一端，所述NMOS晶体管的源极为所述第二端，所述NMOS晶体管的栅极为所述第三端，所述第三端连接所述标准6T SRAM单元的第一存储节点。

4.根据权利要求2所述的用于存内计算的乘法器数字电路，其特征在于，所述传输单元为NMOS晶体管，所述NMOS晶体管的漏级为所述第一端，所述NMOS晶体管的源极为所述第二端，所述NMOS晶体管的栅极为所述第三端，所述第三端连接所述标准6T SRAM单元的第二存储节点。

5.根据权利要求2所述的用于存内计算的乘法器数字电路，其特征在于，所述传输单元为NMOS晶体管，所述NMOS晶体管的栅级为所述第一端，所述NMOS晶体管的漏极为所述第二端，所述NMOS晶体管的源极为所述第三端，所述第三端连接所述标准6T SRAM单元的第二存储节点。

6.根据权利要求2所述的用于存内计算的乘法器数字电路，其特征在于，所述传输单元为NMOS晶体管，所述NMOS晶体管的栅级为所述第一端，所述NMOS晶体管的漏极为所述第二端，所述NMOS晶体管的源极为所述第三端，所述第三端连接所述标准6T SRAM单元的第一存储节点。

7.根据权利要求1所述的用于存内计算的乘法器数字电路，其特征在于，所述传输单元包括：一个NMOS晶体管和一个PMOS晶体管组成的标准传输门电路，其中NMOS晶体管的源极与PMOS晶体管的源极相连接，NMOS晶体管的漏极和PMOS晶体管的漏极相连接，NMOS晶体管的栅极的电位与PMOS晶体管的栅极的电位互为相反。

8.根据权利要求1所述的用于存内计算的乘法器数字电路，其特征在于，所述输入缓冲电路和所述输出缓冲电路均具有预充电控制端，并且所述输入缓冲电路的预充电控制端与所述输出缓冲电路的预充电控制端连接。

9.根据权利要求8所述的用于存内计算的乘法器数字电路，其特征在于，所述输入缓冲电路包括：反相器、传输门电路、以及预充电电路。

10.根据权利要求8所述的用于存内计算的乘法器数字电路，其特征在于，所述输出缓冲电路包括：反相器和预充电电路。

11.根据权利要求1至10任一项所述的用于存内计算的乘法器数字电路，其特征在于，所述乘法运算结构有多行，用于并行输入多位数字信号。

12.一种芯片，其特征在于，包括如权利要求1至11任一项所述的用于存内计算的乘法器数字电路。

13.一种电子设备，其特征在于，包括如权利要求1至11任一项所述的用于存内计算的乘法器数字电路。