[发明专利]锁相环的频率鉴定器及锁相环

说明书

本申请涉及一种锁相环的频率鉴定器及锁相环，频率鉴定器包括：俘获信号电路，用于俘获标准时钟信号出现的信号边沿，并产生俘获信号；标准时钟信号具有标准周期数；信号计数电路，用于在俘获信号的触发下，对振荡时钟信号进行计数，得到振荡周期数；数量比较电路，用于比较振荡周期数与标准周期范围，标准周期范围取决于锁相环倍频与标准周期数的乘积；其中，振荡周期数在标准周期范围内表示鉴定通过。本申请通过计数的方式来对锁相环中的振荡时钟信号进行鉴定，不容易受到环境或电路工艺的影响，鉴定结果较为准确。

技术领域

本申请属于电子技术领域，特别涉及一种锁相环的频率鉴定器及锁相环。

背景技术

电子技术中的锁相环是一个负反馈系统，利用在反馈环路中压控振荡器的输出被分频器分频(1/F倍)到较低频率(fCLK_FBK)后，通过鉴频鉴相器(PFD)和参考时钟(fCLK_REF)进行比较，产生频率相位差值信号，接着采用该差值信号在前向通路中通过电荷泵和环路滤波器处理以产生电压或者电流信号，最后用该电压或电流信号控制压控振荡器，驱使压控振荡器的频率(fCLK_VCO)向目标频率逼近。此过程中，鉴频鉴相器(PFD)得出的差值信号即为目标频率与参考频率的差距，锁相环据此不断调整压控振荡器的频率，最后环路产生的压控振荡器的输出时钟就会锁定在参考时钟频率的F倍。

鉴频鉴相器(PFD)是以两个时钟信号为输入，输出两者之间的频率相位差。在锁相环中，它比较并获得参考时钟和反馈时钟之间的频率相位差，而后将该误差信号，通过电荷泵+环路滤波器，转换成为后续压控振荡器可以处理的形式，例如电压信号或者电流信号，最终控制振荡器的频率输出。

目前的鉴频鉴相器(PFD)采用真单相时钟(True Single Phase Clocking，TSPC)动态D触发器式PFD，对两个输入信号的跳变沿进行比较，随后用产生的频差、相位差来控制电流源对电容进行充放电，若两个输入信号频率相等、相位相同，则充放电停止，并生成锁定指示信号。

现有技术是对参考时钟和反馈时钟进行相位比较，电路复杂，受工艺制程、电压、温度(三者简称PVT)的影响较大，鉴频结果不稳定；导致上述缺点的原因是，采用参考时钟和反馈时钟的相位差，以电流的形式对电容进行充放电，那么所采用的电流值、电容值随PVT的变化较大，有时候由于PVT偏差，甚至电流小到零，导致频率鉴定功能失效，无法生成锁定指示信号。

发明内容

本申请提供一种锁相环的频率鉴定器及锁相环，以解决现有技术中频率鉴定结果不准确的问题。

为解决上述技术问题，本申请提出一种锁相环的频率鉴定器，包括：俘获信号电路，用于俘获标准时钟信号出现的信号边沿，并产生俘获信号；所述标准时钟信号具有标准周期数；信号计数电路，用于在所述俘获信号的触发下，对振荡时钟信号进行计数，得到振荡周期数；数量比较电路，用于比较所述振荡周期数与标准周期范围，所述标准周期范围取决于锁相环倍频与所述标准周期数的乘积；其中，所述振荡周期数在所述标准周期范围内表示鉴定通过。

在一个实施例中，所述俘获信号电路包括至少一个俘获触发器。

在一个实施例中，所述俘获信号电路包括三个串联的俘获触发器。

在一个实施例中，所述信号计数电路包括：计数触发器，所述计数触发器的输入端用于输入所述振荡时钟信号，输出端用于输出计数信号；计数锁存器，连接所述计数触发器，所述计数锁存器的输入端用于输入俘获信号以及俘获时刻的计数信号，输出端用于输出振荡周期数。

在一个实施例中，所述计数触发器的数量取决于所述锁相环倍频与所述标准周期数的乘积。

在一个实施例中，所述标准周期范围为所述锁相环倍频与所述标准周期数的乘积加减容差值。

在一个实施例中，所述容差值为所述乘积的1/2^n，n为大于等于1的整数。

为解决上述技术问题，本申请提出一种锁相环，包括上述频率鉴定器。