[发明专利]半导体器件解理方法

说明书

本发明提供了一种半导体器件解理方法，涉及半导体加工技术领域。所述半导体器件解理方法包括如下步骤：通过等离子刻蚀或者化学腐蚀的方式在半导体器件的上表面形成向下表面一侧凹陷的凹陷结构，自所述半导体器件的上表面朝向下表面方向，所述凹陷结构的宽度逐渐减小；在半导体器件的上表面形成绝缘保护层;将半导体器件沿凹陷结构的深度方向进行解理。凹陷结构的宽度呈逐渐递减的形式向半导体器件内部延伸，从该位置处进行解理，可以在解理时能够使应力更集中。在半导体器件上表面形成绝缘保护层，可以防止在后续解理后的小半导体器件封装过程中，由于焊料容易移到半导体器件侧面，导致P面电子与N面衬底电接触形成短路和漏电。

技术领域

本发明涉及半导体加工技术领域，尤其是涉及一种半导体器件解理方法。

背景技术

在半导体的加工过程中，需要将一整块半导体器件解理成多个单个小半导体结构，现有技术中是利用划刀在整块半导体器件上划切割线，然后沿着切割线分离半导体器件，该方法类似于切割玻璃板的方法。

采用上述办法切割整块半导体器件时，因为划刀的刀刃宽度较大，划切割线的宽度也比较大，半导体器件解理时，会因为应力不集中造成单个小半导体结构在分离时产生破碎，导致小半导体结构的品质下降。同时，解理后的小半导体结构封装时采用的焊料为铟，焊料容易爬移到小半导体结构的侧面，准连续脉冲工作下，铟焊料会发生电迁移，形成漏电通道。铟焊料形成的漏电通道的电阻远小于小半导体结构P面和N面之间的电阻，小半导体结构通电时，大电流从漏电通道流过，导致小半导体结构的P面和N面电接触形成短路。

发明内容

本发明的目的在于提供一种半导体器件解理方法，以缓解现有的半导体器件解理时，应力不集中导致的单个小半导体结构边缘破碎，品质下降，以及解理后的小半导体结构的P面和N面电接触形成短路的技术问题。

本发明实施例提供的一种半导体器件解理方法，所述半导体器件解理方法包括如下步骤：

S10.通过等离子刻蚀或者化学腐蚀的方式在半导体器件的上表面形成向下表面一侧凹陷的凹陷结构，自所述半导体器件的上表面朝向下表面方向，所述凹陷结构的宽度逐渐减小；

S20. 在半导体器件的上表面形成绝缘保护层;

S30. 将半导体器件沿凹陷结构的深度方向进行解理。

进一步的，所述半导体器件解理方法还包括在步骤S10之前进行的步骤：

S1. 在半导体器件的上表面形成光阻层，且光阻层上具有贯穿所述光阻层上下表面的第一开口；

S2.以带有第一开口的光阻层为掩模，对半导体器件进行刻蚀并形成第一沟槽；

S3.在第一沟槽的相对两侧壁上分别形成第一侧墙，同一个第一沟槽内的两个所述第一侧墙之间具有间隙；

S4. 以同一个第一沟槽内的两个所述第一侧墙为掩模对第一沟槽的底部进行刻蚀，形成第二沟槽，所述第二沟槽的底面用于形成凹陷结构。

进一步的，所述步骤S3具体包括步骤：

在第一沟槽内壁上形成覆盖层，刻蚀并去除覆盖层的中间部分，覆盖层剩余的两侧部分形成第一侧墙；

或者，利用化学气相沉积形成第一侧墙。

进一步的，在步骤S10中通过等离子刻蚀的方式在半导体器件的上表面形成向下表面一侧凹陷的凹陷结构的步骤具体包括：

S111. 利用化学气相沉积的方式在所述第二沟槽的相对两侧壁分别形成第二侧墙，自上而下，两个第二侧墙之间的距离逐渐减小，且两个第二侧墙的底部接触；

S112.以光阻层、第一侧墙和第二侧墙作为掩模，对第二沟槽的底面进行等离子体刻蚀，第二侧墙结构及半导体器件被刻蚀后在第二沟槽的底面上形成凹陷结构。