[发明专利]一种基于非整数多倍行高单元的集成电路全局布局方法

说明书

本发明提出一种基于非整数多倍行高单元的集成电路全局布局方法，包括BestChoice聚类算法的使用，含以下步骤；步骤S1、确定NIMH单元约束条件；步骤S2、按NIMH单元约束条件修改BestChoice聚类算法中的代价函数，并对具有相同高度的单元引入伪网以满足NIMH单元约束条件；步骤S3、当获得单元粗略布局后，把芯片平均分成M×N个不重叠的区域网格并对网格进行分类；步骤S4、估计和最小化断路器单元面积，把不连通区域变为连通区域以减少边界的长度；把单元从错误区域取出；步骤S5、对半周长线长HPWL进行近似处理，将布局问题转化为无约束最小化问题后求解；步骤S6、对EPIST算法提供其所需的全局收敛性分析，提升EPIST算法的计算效率；本发明能有效地优化集成电路全局布局的设计工作。

技术领域

本发明涉及VLSI物理设计自动化技术领域，尤其是一种基于非整数多倍行高单元的集成电路全局布局方法。

背景技术

芯片物理设计一般有可布线性、时延、功耗、面积、可制造性等优化目标，随着集成电路制造工艺的发展和特征尺寸的减小，可布线性逐渐成为最重要的目标之一。实际的布线拥塞和可布线性在详细布线完成后才能得到，可布线性预测是指在详细布线前的设计阶段，对布线的拥塞情况和可布线性进行估计，从而可以在物理设计早期阶段优化布线拥塞，对于芯片的设计质量和周期缩短都有重要意义。

随着数字电路设计要求的不断提高，标准单元库通常包含不同高度的单元，以解决性能、功率和面积之间的各种权衡问题。特别地，标准单元通常具有最小布线间距的整数倍的高度，即单倍行高。然而，对于多倍行高的单元，它可能会消耗更多的面积来满足功率和或时序要求。另一方面，减小晶体管尺寸(例如，基于翼的场效应晶体管(FinFET)间距)可能无法与最小布线间距完美对齐。因此，在标准单元库中，将标准单元高度保持为单倍行高的整数倍可能会增加芯片面积并消耗比所需更多的功率。

具有非整数倍高单元(简称NIMH)的电路在面积、时序和功耗优化方面具有更大的灵活性，可以提供更大的求解空间，提高设计质量。例如，Dobre等人表明，在28nm低功率铸造技术中混合非整数12T和8T单元，在保持相同性能的同时，与仅12T实现相比，实现了25％的面积减少，并且与总单元面积相似的仅8T实现相比，性能提高了20％。然而，没有太多的研究以解决电路设计与NIMH单元。

发明内容

本发明提出一种基于非整数多倍行高单元的集成电路全局布局方法，能有效地优化集成电路全局布局的设计工作。

本发明采用以下技术方案。

一种基于非整数多倍行高单元的集成电路全局布局方法，所述方法包括BestChoice聚类算法的使用，含以下步骤；

步骤S1、确定集成电路芯片中非整数多倍行高单元的约束条件，即NIMH单元约束条件；

步骤S2、按NIMH单元约束条件修改BestChoice聚类算法中的代价函数，并对具有相同高度的单元引入伪网以满足NIMH单元约束条件；

步骤S3、当获得单元粗略布局后，把芯片平均分成M×N个不重叠的区域网格并对网格进行分类；当一个网格存在90％以上的空白则分类为空白类型，当一个网格与一个宏的90％以上的区域重叠则分类为阻塞类型；

步骤S4、以构建二叉树和分裂树的算法来估计和最小化断路器单元的面积，使用中心打包策略把集成电路的不连通区域变为连通区域以减少边界的长度，从而减少断路器单元的数量；使用考虑NIMH约束的类型感知密度模型把单元从错误区域取出；

步骤S5、采用log-sum-exp线长模型W_L(x,y)来对半周长线长HPWL进行近似处理，以其方程中的密度函数D_k,b(x,y)来表示密度和区域约束，将集成电路布局问题转化为无约束最小化问题后，利用迭代收缩阈值算法ISTA来求解；