[发明专利]读出电路结构

说明书

本申请实施例提供了一种读出电路结构，设置在存储阵列的间隙中，其中，第一数据读出模块，包括：第一输入/输出管、第三输入/输出管、第五输入/输出管和第七输入/输出管；第一输入/输出管连接第一输入/输出线和第一位线，第三输入/输出管连接第三输入/输出线和第二位线，第五输入/输出管连接第五输入/输出线和第三位线，第七输入/输出管连接第七输入/输出线和第四位线；第一输入/输出管、第三输入/输出管、第五输入/输出管和第七输入/输出管用于接收列选择信号，并基于列选择信号导通；第一均衡管连接第一位线；第三均衡管连接第二位线；第五均衡管连接第三位线；第七均衡管连接第四位线，以解决存储器预充电速度慢的问题。

技术领域

本申请涉及存储器版图设计领域，特别涉及一种读出电路结构。

背景技术

动态随机存取存储器(Dynamic Random Access Memory，DRAM)是计算机中常用的半导体存储器件，由许多重复的存储单元组成。每个存储单元通常包括电容器和晶体管，晶体管的栅极与字线相连、漏极与位线相连、源极与电容器相连，字线上的电压信号能够控制晶体管的打开或关闭，进而通过位线读取存储在电容器中的数据信息，或者通过位线将数据信息写入到电容器中进行存储。

DRAM可以分为双倍速率同步(Double Data Rate，DDR)动态随机存储器、GDDR(Graphics Double Data Rate)动态随机存储器、低功耗双倍速率同步(Low Power DoubleData Rate，LPDDR)动态随机存储器。随着DRAM应用的领域越来越多，如DRAM越来越多的应用于移动领域，用户对于DRAM功耗指标的要求越来越高。

然而，目前的DRAM性能仍有待提高。

发明内容

本申请实施例提供一种读出电路结构，以解决存储器预充电速度慢的问题。

为解决上述技术问题，本申请实施例提供了一种读出电路结构，设置在存储阵列的间隙中，包括：第一数据读出模块，包括：第一输入/输出管、第三输入/输出管、第五输入/输出管和第七输入/输出管；第一输入/输出管的源极连接第一输入/输出线，漏极连接第一位线，第三输入/输出管的源极连接第三输入/输出线，漏极连接第二位线，第五输入/输出管的源极连接第五输入/输出线，漏极连接第三位线，第七输入/输出管的源极连接第七输入/输出线，漏极连接第四位线；第一位线、第二位线、第三位线和第四位线为同一存储阵列中相邻的四条位线；第一输入/输出管的栅极、第三输入/输出管的栅极、第五输入/输出管的栅极和第七输入/输出管的栅极连接在一起，用于接收列选择信号，并基于列选择信号导通第一输入/输出管、第三输入/输出管、第五输入/输出管和第七输入/输出管；第一均衡管，源极或漏极的其中一者直接连接第一位线；第三均衡管，源极或漏极的其中一者直接连接第二位线；第五均衡管，源极或漏极的其中一者直接连接第三位线；第七均衡管，源极或漏极的其中一者直接连接第四位线；第一均衡管、第三均衡管、第五均衡管和第七均衡管用于根据均衡信号，预充第一位线的电压、第二位线的电压、第三位线的电压和第四位线的电压至预设电压。

与相关技术相比，第一均衡管源极或漏极的一端直接连接第一位线，用于为第一位线直接预充电，第三均衡管源极或漏极的一端直接连接第二位线，用于为第二位线直接预充电，第五均衡管源极或漏极的一端直接连接第三位线，用于为第三位线直接预充电，第七均衡管源极或漏极的一端直接连接第四位线，用于为第四位线直接预充电，即通过均衡管直接连接位线，直接为位线预充电，避免了预充电过程需要开关晶体管的导通才能为位线预充电，从而加快了对位线的充电速度。