[发明专利]超结器件及其制造方法

说明书

本发明公开了一种超结器件，包括：依次形成于N型半导体衬底上的N型冗余外延层和N型缓冲层；在N型缓冲层之上形成有沟槽填充型超结结构；超结器件的背面结构包括漏区；N型半导体衬底在背面减薄工艺中被去除，N型冗余外延层在背面减薄工艺中被完全或部分去除；N型半导体衬底的电阻率为顶层外延层的电阻率的0.1倍～10倍，N型冗余外延层的电阻率为N型半导体衬底的电阻率的0.1倍～10倍，N型冗余外延层的电阻率低于N型缓冲层的电阻率。本发明还公开了一种超结器件的制造方法。本发明能消除高浓度衬底的杂质外扩对超结结构的不利影响，从而使得超结结构能实现超低比导通电阻结构，同时还能保证背面能形成良好的欧姆接触。

技术领域

本发明涉及半导体集成电路制造领域，特别是涉及一种超结(super junction)器件；本发明还涉及一种超结器件的制造方法。

背景技术

超结(super junction)结构就是交替排列的N型柱和P型柱即PN柱的结构。如果用超结结构来取代垂直双扩散MOS晶体管(Vertical Double-diffused Metal-Oxide-Semiconductor，VDMOS)器件中的N型漂移区，在导通状态下提供导通通路(只有N型柱提供通路，P型柱不提供)，在截止状态下承受反偏电压(P N柱共同承受)，就形成了超结金属-氧化物半导体场效应晶体管(Metal-Oxide-Semiconductor Field-Effect Transistor,MOSFET)。超结MOSFET能在反向击穿电压与传统的VDMOS器件一致的情况下，通过使用低电阻率的外延层，而使器件的导通电阻大幅降低。

通过在N型外延层中形成沟槽，通过在沟槽中填充P型外延层，形成交替排列的PN柱，是一种可以批量生产的超结的制造方法。

如果需要制造更高反偏击穿电压的器件或者更低比导通电阻的器件，都需要PN柱的步进(pitch)更小，或者器件的P-N深度加大，在采用沟槽填充P型外延的工艺时，上述要求都会造成下面的问题，P型沟槽的高宽比太高，使得沟槽的刻蚀成为问题，特别时刻蚀后，沟槽底部的刻蚀残留物不能被清洗干净，造成器件失效；二是P型沟槽的高宽比太大，使得器件的外延填充变得更加困难，造成存在外延空洞或者外延填充的时间过长而增加了制造成本。因此在这些情况下，一种方法是将P型柱的形成分成多次或两次，降低每次P型柱的高宽比，使得沟槽的刻蚀，清洗和填充工艺变得可以实现，且有成本优势。

现有的技术方案中，都是采用高浓度(例如电阻率0.001-0.003欧.厘米，甚至为了减低Rdson采用更低电阻率的衬底)，比其上淀积的N外延层的电阻率0.5-5欧姆.厘米低了2个数量级，因此在工艺过程中会由于衬底杂质的外扩散影响器件性能的均匀性，为了减少这个外扩，需要将高浓度衬底利用氧化膜和多晶硅膜的背面保护，增加了成本。同时由于高浓度衬底的晶圆边缘部分(假设背面已经被保护好了)会在工艺过程中露出，在清洗等工艺中，都要进行特别管理，例如让高浓度衬底只是在清洗液的换液之前进行，降低了生产效率，或者高浓度衬底清洗后，要马上进行换液，用于其他工艺，这样增加了成本。

发明内容

本发明所要解决的技术问题是提供一种超结器件，能消除高浓度衬底的杂质外扩对超结结构的不利影响，从而使得超结结构能实现超低比导通电阻结构，同时还能保证背面能形成良好的欧姆接触。为此，本发明还提供一种超结器件的制造方法。

为解决上述技术问题，本发明提供的超结器件包括：

依次形成于N型半导体衬底上的N型冗余外延层和N型缓冲层。

在所述N型缓冲层之上形成有超结结构，所述超结结构由P型柱和N型柱交替排列而成，所述P型柱由填充于沟槽中的P型半导体层组成，所述沟槽形成于顶层外延层中，所述N型柱由填充于所述P型柱之间的所述顶层外延层组成。

超结器件的背面结构包括漏区。