[发明专利]芯片的验证方法与验证系统

说明书

本公开提供一种芯片的验证方法与验证系统，芯片包括多个内核电路组，方法包括：从多个内核电路组中选择第一待测内核电路组；从多个内核电路组中选择至少一个进行模拟，获取内核电路组模型模块；向第一待测内核电路组提供第一激励信号及向内核电路组模型模块提供第二激励信号；基于第一激励信号，获得第一执行结果；基于第二激励信号，获得第二执行结果；根据第一激励信号模拟得到第一期望结果及根据第二激励信号模拟得到第二期望结果；对比第一执行结果与第一期望结果及对比第二执行结果与第二期望结果，用以确定用于第一待测内核电路组和内核电路组模型模块的验证结果。本公开可以加速验证过程，大大减少仿真时间，还可完成更多场景的验证。

技术领域

本公开的实施例涉及一种芯片的验证方法与验证系统。

背景技术

随着集成电路产业的快速发展，芯片复杂度大大增加，对CPU(CentralProcessingUnit，中央处理器)功能验证的要求越来越高，对迭代周期的要求越来越短，传统多核CPU互联的验证方法遇到巨大挑战，使用传统验证方法不仅在难度上大大增加，而且已经无法满足芯片的迭代周期。同时，采用传统的验证方法，对功能验证也有一定局限性，许多验证场景无法覆盖到。

现代CPU的集成度越来越高，例如一个服务器CPU芯片通常都是包括十个甚至几十个处理器核(Core，可简称内核或核)，例如每一个Core所包含的寄存器传输级(RTL)电路十分复杂。单独验证一个Core的RTL电路就已经非常消耗时间，如果要验证整个CPU，需要的时间呈指数倍的增加。同时，多个DIE(可称为内核电路组)同时执行仿真对机器性能要求非常高、对内存的消耗也非常大，增加验证成本，通常地，多个内核电路组成一个DIE，多个DIE组成一个CPU的芯片。因此采用传统的验证方法，还加大了仿真时间的消耗，增加了验证的成本。

发明内容

本公开至少一实施例提供了一种芯片的验证方法，所述芯片包括多个内核电路组，所述验证方法包括：从所述多个内核电路组中选择第一待测内核电路组；从所述多个内核电路组中选择至少一个进行模拟，获取内核电路组模型模块，其中，所述内核电路组模型模块与所述第一待测内核电路组信号连接；向所述第一待测内核电路组提供第一激励信号，以及向所述内核电路组模型模块提供第二激励信号；基于所述第一激励信号，所述第一待测内核电路组执行用于所述第一待测内核电路组的第一功能性操作，以及执行第一请求信号的发送和来自于所述内核电路组模型模块的第一应答信号的接收，获得第一执行结果；基于所述第二激励信号，所述内核电路组模型模块执行第二请求信号的发送和来自于所述第一待测内核电路组的第二应答信号的接收，获得第二执行结果；根据所述第一激励信号模拟得到用于所述第一待测内核电路组的第一期望结果，以及根据所述第二激励信号模拟得到用于所述内核电路组模型模块的第二期望结果；对比所述第一执行结果与所述第一期望结果，以及对比所述第二执行结果与所述第二期望结果，用以确定用于所述第一待测内核电路组和所述内核电路组模型模块的验证结果。

例如，在本公开至少一实施例提供的一种验证方法中，从所述多个内核电路组中选择至少一个进行模拟，获取内核电路组模型模块，包括：对所述多个内核电路组中除去所述第一待测内核电路组之外的剩余内核电路组进行模拟，获取所述内核电路组模型模块。

例如，在本公开至少一实施例提供的一种验证方法中，所述剩余内核电路组包括两个以上所述内核电路组。

例如，在本公开至少一实施例提供的一种验证方法中，所述第一激励信号包括第一读访问信号和/或第一写访问信号，所述第一功能性操作包括第一读操作和/或第一写操作；所述第二激励信号包括第二读访问信号和/或第二写访问信号。