[发明专利]基于静态配置数字电路的浮点数乘累加控制方法及系统

说明书

本发明提供了一种基于静态配置数字电路的浮点数乘累加控制方法，应用于乘累加器，所述乘累加器包括浮点数加法器，包括计算临时寄存器的所有输入周期和所有输出周期，若所述乘累加器的最后一次加运算的运行周期与任意所述输入周期相同，将所述浮点数加法器在最后一次加运算的运行周期输出的数据作为寄存数据寄存到所述临时寄存器中，若所述乘累加器的最后一次加运算的运行周期与任意所述输出周期相同，将所述临时寄存器中对应周期存储的数据作为所述浮点数加法器的第一输入值，将所述浮点数加法器在最后一次加运算的运行周期输出的数据作为所述浮点数加法器的第二输入值，极大的节约了硬件资源的使用。本发明还提供了一种浮点数乘累加控制系统。

技术领域

本发明涉及浮点数乘累加器技术领域，尤其涉及一种基于静态配置数字电路的浮点数乘累加控制方法及系统。

背景技术

目前在设计浮点数的乘累加功能时，大部分设计倾向于将浮点数乘法器和浮点数累加器分解、重组实现，形成独立的完整乘累加模块，其带来的好处是减少乘法器的规格化还原过程和浮点数加法器的浮点数规格化分解和还原过程，但缺需要使用大量的硬件资源构建独立的浮点数乘累加功能。

公开号为CN108694038A的中国专利公开了一种专用处理块中的混合精度浮点运算电路，公开了混合精度的浮点数的乘法器、浮点数加法器实现过程以及通过级联的模式进行向量计算的方法的技术方案，但使用了大量的硬件资源构。

公开号为CN111767025A的中国专利公开了一种包括乘累加器的芯片、终端及浮点运算的控制方法，通过对浮点数的乘法器和浮点数加法器进行拆分和重组，形成一个新的乘累加模块，实现了乘累加功能，但使用了大量的硬件资源构。

因此，有必要提供一种新型的基于静态配置数字电路的浮点数乘累加控制方法及系统以解决现有技术中存在的上述问题。

发明内容

本发明的目的在于提供一种基于静态配置数字电路的浮点数乘累加控制方法及系统，节约了硬件资源的使用。

为实现上述目的，本发明的所述基于静态配置数字电路的浮点数乘累加控制方法，应用于乘累加器，所述乘累加器包括浮点数加法器，包括以下步骤：

获取所述浮点数加法器的延迟，根据所述浮点数加法器的延迟以及预设的乘累加循环的有效数据间隔计算临时寄存器的所有输入周期和所有输出周期；

判断所述乘累加器是否进入最后一次加运算状态，若判断所述乘累加器进入最后一次加运算状态，则开始进行所述乘累加器的最后一次加运算的周期计数，以得到所述乘累加器的最后一次加运算的运行周期，若判断所述乘累加器没有进入最后一次加运算状态，则将所述乘法器的输出值作为所述浮点数加法器的第一输入值，将所述浮点数加法器的输出值作为所述浮点数加法器的第二输入值；

得到所述乘累加器的最后一次加运算的运行周期后，判断所述乘累加器的最后一次加运算的运行周期是否与任意所述输入周期相同，若所述乘累加器的最后一次加运算的运行周期与任意所述输入周期相同，则将所述浮点数加法器在最后一次加运算的运行周期输出的数据作为寄存数据寄存到所述临时寄存器中；

得到所述乘累加器的最后一次加运算的运行周期后，判断所述乘累加器的最后一次加运算的运行周期是否与任意所述输出周期相同，若所述乘累加器的最后一次加运算的运行周期与任意所述输出周期相同，则将所述临时寄存器中对应周期存储的数据作为所述浮点数加法器的第一输入值，将所述浮点数加法器在最后一次加运算的运行周期输出的数据作为所述浮点数加法器的第二输入值，若所述乘累加器的最后一次加运算的运行周期与所有所述输出周期不相同，则将数值0作为所述浮点数加法器的第一输入值和第二输入值。