[发明专利]基于静态配置数字电路的浮点数乘累加控制方法及系统

权利要求书

1.一种基于静态配置数字电路的浮点数乘累加控制方法，应用于乘累加器，所述乘累加器包括浮点数加法器和乘法器，其特征在于，包括以下步骤：

获取所述浮点数加法器的延迟，根据所述浮点数加法器的延迟以及预设的乘累加循环的有效数据间隔计算临时寄存器的所有输入周期和所有输出周期；

判断所述乘累加器是否进入最后一次加运算状态，若判断所述乘累加器进入最后一次加运算状态，则开始进行所述乘累加器的最后一次加运算的周期计数，以得到所述乘累加器的最后一次加运算的运行周期，若判断所述乘累加器没有进入最后一次加运算状态，则将所述乘法器的输出值作为所述浮点数加法器的第一输入值，将所述浮点数加法器的输出值作为所述浮点数加法器的第二输入值；

得到所述乘累加器的最后一次加运算的运行周期后，判断所述乘累加器的最后一次加运算的运行周期是否与任意所述输入周期相同，若所述乘累加器的最后一次加运算的运行周期与任意所述输入周期相同，则将所述浮点数加法器在最后一次加运算的运行周期输出的数据作为寄存数据寄存到所述临时寄存器中；

得到所述乘累加器的最后一次加运算的运行周期后，判断所述乘累加器的最后一次加运算的运行周期是否与任意所述输出周期相同，若所述乘累加器的最后一次加运算的运行周期与任意所述输出周期相同，则将所述临时寄存器中对应周期存储的数据作为所述浮点数加法器的第一输入值，将所述浮点数加法器在最后一次加运算的运行周期输出的数据作为所述浮点数加法器的第二输入值，若所述乘累加器的最后一次加运算的运行周期与所有所述输出周期不相同，则将数值0作为所述浮点数加法器的第一输入值和第二输入值。

2.根据权利要求1所述的基于静态配置数字电路的浮点数乘累加控制方法，其特征在于，所述根据所述浮点数加法器的延迟以及预设的乘累加循环的有效数据间隔计算临时寄存器的所有输入周期和所有输入周期包括初始化步骤，所述初始化步骤包括：

将第一次乘累加循环的输入数据个数初始化为所述浮点数加法器的延迟与数值1的和；

将第一次乘累加循环的有效数据间隔初始化为数值1；

将第一次乘累加循环的最后一次加运算的运行周期初始化为与所述浮点数加法器的延迟相同的值。

3.根据权利要求2所述的基于静态配置数字电路的浮点数乘累加控制方法，其特征在于，所述根据所述浮点数加法器的延迟以及预设的乘累加循环的有效数据间隔计算临时寄存器的所有输入周期和所有输入周期还包括乘累加循环的输入数据个数计算步骤，所述乘累加循环的输入数据个数计算步骤包括：

将第i-1次乘累加循环的输入数据个数除以数值2以得到第一过程值，然后将所述第一过程值与第i-1次乘累加循环的输入数据个数最低位的值相加，以得到第i次乘累加循环的输入数据个数，i为大于1的自然数。

4.根据权利要求3所述的基于静态配置数字电路的浮点数乘累加控制方法，其特征在于，所述根据所述浮点数加法器的延迟以及预设的乘累加循环的有效数据间隔计算临时寄存器的所有输入周期和所有输入周期还包括乘累加循环的有效数据间隔计算步骤，乘累加循环的有效数据间隔计算步骤包括：

将第i-1次乘累加循环的有效数据间隔与数值2相加，以得到第i次乘累加循环的有效数据间隔。

5.根据权利要求4所述的基于静态配置数字电路的浮点数乘累加控制方法，其特征在于，所述根据所述浮点数加法器的延迟以及预设的乘累加循环的有效数据间隔计算临时寄存器的所有输入周期和所有输入周期还包括乘累加循环的最后一次加运算的运行周期计算步骤，所述乘累加循环的最后一次加运算的运行周期计算步骤包括：

将第i-1次乘累加循环的输入数据个数最低位的值与第i-1次乘累加循环的最后一次加运算的运行周期相乘，以得到第二过程值；

将数值1减去所述第二过程值，再与数值1相加，以得到第三过程值；

将所述第三过程值、所述浮点数加法器的延迟以及第i-1次乘累加循环的最后一次加运算的运行周期相加，以得到第i次乘累加循环的最后一次加运算的运行周期。