[发明专利]半导体器件

说明书

一种半导体器件包括：外围电路区域，包括第一基板和在第一基板上的电路器件；存储单元区域，包括在第一基板上的第二基板、在第二基板上的水平导电层、在垂直于第二基板的上表面的第一方向上堆叠在水平导电层上并彼此间隔开的栅电极、以及在第一方向上在栅电极中延伸的沟道结构，每个沟道结构包括与水平导电层物理接触的沟道层；以及贯通布线区域，包括在第一方向上延伸并将存储单元区域电连接到外围电路区域的贯通接触插塞、邻接贯通接触插塞的绝缘区域、以及在第一方向上部分地延伸到绝缘区域中的虚设沟道结构。

技术领域

本发明构思的示例实施方式涉及半导体器件。

背景技术

由于对半导体器件中的高性能、高速度和/或多功能性的需求已经增长，半导体器件的集成密度也已经增大。随着半导体器件中的高集成密度的趋势，在半导体器件的整个区域中均匀地形成被包括在半导体器件中的精细图案可能是重要的。

发明内容

本发明构思的示例实施方式可以提供具有提高的可靠性的半导体器件。

根据本发明构思的一示例实施方式，一种半导体器件包括：外围电路区域，包括第一基板和在第一基板上的电路器件；存储单元区域，包括在第一基板上的第二基板、在垂直于第二基板的上表面的第一方向上堆叠并彼此间隔开的栅电极、以及在第一方向上在栅电极中延伸的沟道结构，每个沟道结构包括沟道层；以及贯通布线区域，与沟道结构相邻并将外围电路区域电连接到存储单元区域，其中贯通布线区域包括与第二基板和栅电极并排的绝缘区域、在第一方向上延伸穿过绝缘区域的贯通接触插塞、以及部分地延伸到绝缘区域的上部分中的虚设沟道结构，每个虚设沟道结构包括沟道层，其中每个沟道结构在第一方向上具有第一高度，并且每个虚设沟道结构具有小于第一高度的第二高度，以及其中沟道结构在垂直于第一方向的第二方向上以第一节距布置，并且虚设沟道结构在与沟道结构中的至少一个相邻的区域中在第二方向上以不同于第一节距的第二节距布置。

根据本发明构思的一示例实施方式，一种半导体器件包括：外围电路区域，包括第一基板和在第一基板上的电路器件；存储单元区域，包括在第一基板上的第二基板、在第二基板上的水平导电层、在垂直于第二基板的上表面的第一方向上堆叠在水平导电层上并彼此间隔开的栅电极、以及在第一方向上在栅电极中延伸的沟道结构，每个沟道结构包括与水平导电层物理接触的沟道层；以及贯通布线区域，包括在第一方向上延伸并将存储单元区域电连接到外围电路区域的贯通接触插塞、邻接贯通接触插塞的绝缘区域、以及在第一方向上部分地延伸到绝缘区域中的虚设沟道结构，每个虚设沟道结构包括沟道层并在第一方向上与水平导电层间隔开。

根据本发明构思的一示例实施方式，一种半导体器件包括：基板；栅电极，堆叠在基板上并彼此间隔开；沟道结构，在垂直于基板的上表面的第一方向上在栅电极中延伸，每个沟道结构包括沟道层；绝缘区域，在垂直于第一方向的第二方向上与栅电极并排；以及虚设沟道结构，在第一方向上延伸到绝缘区域中，每个虚设沟道结构包括沟道层，其中每个虚设沟道结构具有第一区域和第二区域，该第一区域在绝缘区域的沿着第一方向的上部分中并包括沟道层，该第二区域包括虚设沟道结构的沿着第一方向的下端并且不包括沟道层。

附图说明

从以下结合附图的详细描述，本公开的以上和其它的方面、特征和优点将被更清楚地理解，附图中：

图1是示出根据本发明构思的一示例实施方式的半导体器件的示意性布局图；

图2A和图2B是示出根据本发明构思的一示例实施方式的半导体器件的平面图；

图3是示出根据本发明构思的一示例实施方式的半导体器件的示意性剖视图；

图4是示出根据本发明构思的一示例实施方式的半导体器件的虚设沟道结构的示意性剖面透视图；

图5是示出根据本发明构思的一示例实施方式的半导体器件的平面图；

图6A至图6C是示出根据本发明构思的一示例实施方式的半导体器件的平面图；