[发明专利]鳍式场效应晶体管的制造方法

说明书

本发明公开了一种鳍式场效应晶体管的制造方法，包括：步骤一、在半导体衬底上形成鳍体。步骤二、形成由第一栅介质层和第一多晶硅栅叠加而成的第一栅极结构；步骤三、形成源区和漏区，包括：步骤31、在第一多晶硅栅和在栅极形成区域外的鳍体的侧面分别形成第一和第二二侧墙。步骤32、对鳍体进行第一次鳍体刻蚀自对准形成U型形貌的凹槽。步骤33、进行介质层刻蚀以使凹槽的第一和第二侧面暴露的第二侧墙的部分材料层去除。步骤34、对鳍体进行第二次鳍体刻蚀以使凹槽体积扩大并呈钻石型；步骤35、在凹槽中填充外延层形成嵌入式外延层并进行源漏掺杂。本发明能扩大嵌入式外延层的体积同时能防止源漏外延和栅极桥接，从而能保持器件性能提升。

技术领域

本发明涉及半导体集成电路制造领域，特别是涉及一种鳍式场效应晶体管(FinField Effect Transistor，FinFET)的制造方法。

背景技术

随着半导体制程技术的发展，栅极宽度不断缩小，传统平面CMOS器件已经不能满足器件的需求，譬如对于短沟道效应的控制。对于20nm以下的技术节点，鳍式场效应晶体管结构具有更好的电学性能。

鳍式场效应晶体管的源区和漏区中还会引入嵌入式外延层，通过源区和漏区的嵌入式外延层改变沟道区的应力，从而能改善沟道区的载流子迁移率并从而提高器件的性能。在90nm技术节点开始，引入了嵌入式SiGe外延层来改善PMOS的性能；而在14nm技术节点开始，引入了嵌入式SiP外延层来改善NMOS的性能。为了更好的改变沟道区的应力，通常需要增加嵌入式外延层的体积，而嵌入式外延层的体积增加后有产生源区和漏区的嵌入式外延层即源漏外延层和栅极之间的桥接(bridge)风险，这样会影响器件性能，容易使器件性能退化。

发明内容

本发明所要解决的技术问题是提供一种鳍式场效应晶体管的制造方法，能扩大嵌入式外延层的体积同时能防止源漏外延和栅极桥接，从而能保持器件性能提升。

为解决上述技术问题，本发明提供的鳍式场效应晶体管的制造方法包括如下步骤：

步骤一、在半导体衬底上形成鳍体，所述鳍体之间具有间隔区域，在所述间隔区域中填充有隔离介质层，所述隔离介质层的顶部表面低于所述鳍体的顶部表面。

步骤二、形成第一栅极结构，所述第一栅极结构由位于栅极形成区域的第一栅介质层和第一多晶硅栅叠加而成。

所述第一多晶硅栅的顶部表面形成有第一硬质掩膜层，所述栅极形成区域由所述第一硬质掩膜层定义。

步骤三、在所述第一栅极结构两侧的所述鳍体中形成源区和漏区，包括如下分步骤：

步骤31、在所述第一多晶硅栅的侧面形成第一侧墙以及同时在所述栅极形成区域外的所述鳍体的侧面形成第二侧墙。

步骤32、以所述第一硬质掩膜层、所述第一侧墙和所述第二侧墙为掩膜对所述鳍体进行第一次鳍体刻蚀以在所述第一多晶硅栅两侧自对准形成U型形貌的凹槽。

步骤33、进行介质层刻蚀以使所述凹槽的第一侧面和第二侧面暴露的所述第二侧墙的部分材料层去除，从而扩大所述凹槽的体积。

所述凹槽的第三侧面和所述第一侧墙的侧面自对准从而使得所述第一多晶硅栅底部的所述第一栅介质层不被消耗并从而防止所述第一多晶硅栅的底部暴露在所述凹槽中。

步骤34、以所述第一硬质掩膜层、所述第一侧墙和所述第二侧墙为掩膜对所述鳍体进行第二次鳍体刻蚀以使所述凹槽体积扩大并使所述凹槽的形貌为钻石型；扩大后的所述凹槽会延伸到所述第一侧面的底部且会通过所述第一栅介质层和所述第一多晶硅栅隔离。

步骤35、在所述凹槽中填充外延层形成嵌入式外延层，在所述嵌入式外延层中进行源漏掺杂形成所述源区和所述漏区。

进一步的改进是，所述半导体衬底包括硅衬底。