[发明专利]对存储器中的未分配的行地址的处理

说明书

本申请涉及对存储器中的未分配的行地址的处理。公开了半导体装置，所述半导体装置包含用于响应于接收未分配的行地址来减少逻辑电路中的不稳定状态或亚稳状态的电路系统。所述半导体装置可以包含一或多个逻辑电路，所述一或多个逻辑电路被配置成基于所述未分配的行地址调节特定的基于地址的控制信号以减少处理。例如，所述一或多个逻辑电路可以覆盖对所述未分配的行地址的处理以提供与分配的行地址相对应的控制信号，这可以允许所述半导体装置在已知状态下操作，而不是基于未分配的行地址执行操作。

技术领域

本公开涉及存储器，并且具体地，涉及对存储器中的未分配的行地址的处理。

背景技术

高数据可靠性、高速存储器存取、低功率和减小的芯片大小是半导体存储器所需要的特征。随着存储器密度增加，可以增加地址位的数量以容纳另外的可寻址存储器单元。然而，在一些存储器系统中，命令和地址总线的宽度可以保持不变，因此可以在多个子部件中通过命令和地址总线连续地提供读取地址。半导体装置可以基于所述读取地址执行存储器存取操作。一些特定的读取地址位组合可以是未分配的或非法的(例如，没有一或多个分配到读取地址的存储器单元)。当半导体装置使用非法读取地址执行存储器存取操作时，一些下游电路系统可以进入未知状态或亚稳状态。当半导体装置的电路系统进入亚稳状态时，从半导体装置提供的数据可能不可靠或不可预测，这可能会导致存储器系统中断。

发明内容

本公开的一方面提供了一种设备，其包括：地址解码器，所述地址解码器被配置成接收与存储器存取操作相对应的行地址，其中所述地址解码器被配置成对所述行地址进行解码以提供经解码行地址；以及区段判断电路，所述区段判断电路被配置成接收所述经解码行地址并且基于所述经解码行地址来确定列分段地址，其中对与所述存储器存取操作相对应的列冗余的确定是基于所述列分段地址，其中所述区段判断电路进一步包括逻辑电路，所述逻辑电路被配置成响应于确定所述经解码行地址是未分配的行地址来使所述列分段地址被覆盖。

本公开的另一方面提供了一种设备，其包括：地址解码器，所述地址解码器被配置成接收与存储器存取操作相对应的行地址，其中所述地址解码器被配置成对所述行地址进行解码以提供经解码行地址；数据缓冲器，所述数据缓冲器被配置成将数据同步地存储在由输入指针指示的第一位置处并且从由输出指针指示的第二位置输出存储的数据；以及行逻辑电路，所述行逻辑电路被配置成响应于确定所述经解码行地址是未分配的行地址来使被配置成控制数据缓冲器的所述输入指针进行调节。

本公开的另一方面提供了一种方法，其包括：在半导体装置处对与用激活命令接收的存储器存取操作相对应的行地址进行解码以提供经解码行地址；基于所述行地址的第一位与所述行地址的第二位之间的比较来确定所述经解码行地址是否是未分配的行地址；响应于确定所述经解码行地址是分配的行地址基于所述经解码行地址来将列分段地址设定为第一值；响应于确定所述经解码行地址是未分配的行地址来将所述列分段地址设定为第二值；以及基于所述列分段地址为对应的存储器存取操作选择列地址。

本公开的另一方面提供了一种方法，其包括：在半导体装置处对与用激活命令接收的存储器存取操作相对应的行地址进行解码以提供经解码行地址；基于所述行地址的第一位与所述行地址的第二位之间的比较来确定所述经解码行地址是否是未分配的行地址；响应于存储器存取命令来调节指示用于从所述半导体装置的数据缓冲器输出的输出指针；以及响应于确定所述经解码行地址是未分配的行地址来调节指示用于接收用于在所述数据缓冲器处输入的数据的位置的输入指针。

附图说明

图1展示了根据本公开的实施例的半导体装置的示意性框图。

图2A描绘了根据本公开的实施例的命令解码器200的框图。

图2B描绘了根据本公开的实施例的展示了从图2A的命令解码器200提供ACT CMD信号的示范性时序图201。

图3描绘了根据本公开的实施例的半导体装置300的一部分的框图。