[发明专利]一种沟槽栅双层超结VDMOSFET半导体器件及其制备方法

说明书

本发明公开了一种沟槽栅双层超结VDMOSFET半导体器件及其制备方法，方法包括：依次生长n+型衬底、第一n‑外延层、第一pn超结漂移区、第二n‑外延层；在第二n‑外延层内形成p型基区；刻蚀形成第一沟槽；在第一沟槽的表面生长栅极氧化膜；在第一沟槽开口处的p型基区表面形成n+源区；刻蚀形成第二沟槽；利用第二沟槽形成第二pn超结漂移区；对第二pn超结漂移区进行离子注入形成p+注入区；在第一沟槽形成栅极；在n+源区和p+注入区表面形成源极，在n+型衬底下表面形成漏极。本发明有效缓解了击穿电压、导通电阻和损耗之间的矛盾，获得高击穿电压，并降低导通电阻，从而提升了器件性能，且可以缩小器件尺寸，便于大批量生产。

技术领域

本发明属于半导体技术领域，具体涉及一种沟槽栅双层超结VDMOSFET半导体器件及其制备方法。

背景技术

近年来，随着电力电子系统的不断发展，功率器件的工艺和设计不断成熟，国内外金属-氧化物半导体场效应晶体管(Metal-Oxide-Semiconductor Field-EffectTransistor，简称MOSFET)功率器件的竞争日趋激烈，降低器件的成本、提高器件性能及可靠性也越来越迫切。含有漂移层的垂直功率半导体器件被广泛地应用于半导体功率器件当中。

漂移层包括交替排列且两者与半导体器件主表面平行地彼此交叠的重掺杂n型区域和重掺杂p型区域。含有如上所述的交替导电类型层的漂移层的半导体器件被称为“超结半导体器件”。传统功率MOSFET器件耐压高需要漂移区较长且漂移区掺杂浓度低，然而随着漂移区长度的增加和掺杂浓度降低，导致器件导通电阻增加，开态功耗增大，器件的导通电阻与击穿电压存在制约关系。将超结结构引入功率MOSFET器件中，pn结平行于彼此且垂直于主表面延伸，当器件导通时，漂移电流在半导体芯片的垂直方向上流动；当器件截止时，超结结构中的n柱和p柱分别被耗尽，使器件具有高击穿电压。现有的典型平面栅全超级MOS器件如图2所示，包括n+型衬底1、n型柱深槽结构2、p型柱深槽结构3、栅氧化层4、多晶硅栅极5、p型体区6、金属源极7、金属漏级8。通过在器件内部引入超结(Super-Junction，简称SJ)结构，可以实现p型柱、n型柱耗尽，这样可以在很低电阻率的n型外延层下实现高耐压，并降低导通电阻，甚至突破所谓的“硅极限”。N型柱具有n导电类型杂质，p型柱具有p导电类型杂质，且n柱的掺杂剂量与p柱的掺杂剂量应保持一致，使在器件截止时，耗尽层从每个n柱与p柱间的pn结界面延伸并且完全耗尽，从而支持耐压。器件耐压的高低主要取决于耗尽层的深度，p柱与n柱越深，器件截止时所形成的的耗尽层也越深，器件耐压就越高，反之亦然。

但是，传统的平面栅超结MOSFET，因为存在p型体区6间的JFET区，会增加导通电阻，并且由于沟道长度等限制，很难进一步缩小器件尺寸，从而不利于大批量生产。

发明内容

为了解决现有技术中存在的上述问题，本发明提供了一种沟槽栅双层超结VDMOSFET半导体器件及其制备方法。

本发明的一个实施例提供了一种沟槽栅双层超结VDMOSFET半导体器件的制备方法，包括以下步骤：

S1、选取n+型衬底；

S2、在所述n+型衬底上表面生长第一n-外延层；

S3、在所述第一n-外延层上通过多次离子注入、多次外延方法形成第一pn超结漂移区，其中，所述第一pn超结漂移区包括若干第一p柱、第一n柱，且所述第一p柱、所述第一n柱交替分布；

S4、在所述第一pn超结漂移区上生长第二n-外延层；

S5、在所述第二n-外延层部分注入p型离子形成p型基区；

S6、在所述p型基区表面形成第一掩模热氧化膜，利用所述第一掩模热氧化膜并通过反应离子蚀刻两侧及中间位置处的所述p型基区至部分所述第二n-外延层内形成第一沟槽；

S7、在所述第一沟槽的表面生长栅极氧化膜；