[发明专利]一种堆叠式全栅纳米片器件及其制造方法

说明书

本发明提供一种堆叠式全栅纳米片器件及其制造方法。该方法将堆叠的纳米片形成沟道区及漂移区，并且在纳米片的沟道区一端形成源区，在漂移区一端形成漏区。该沟道区、漂移区、源区及漏区具有相同的掺杂极性，并且源区和漏区的掺杂浓度大于沟道区和漂移区的掺杂浓度。如上形成的无结全包围栅器件具有更高的击穿电压，由此使得器件具有更好的电学性能及可靠性，更加适合高电压应用环境。

技术领域

本发明涉及半导体器件领域，特别是涉及一种堆叠式全栅纳米片器件及其制造方法。

背景技术

随着半导体行业为了追求更高的器件密度，更高的性能和更低的成本而进入了纳米技术工艺节点，制造和设计问题的挑战都导致了三维设计的发展，例如鳍式场效应晶体管(FinFET)。典型的FinFET形成为具有从例如通过蚀刻掉衬底的硅层的一部分而形成的自衬底延伸的薄的垂直“鳍”(或鳍结构)。FinFET的沟道在此垂直鳍中形成。在鳍片上方(例如，包裹该鳍片)形成栅极。在鳍结构的两侧具有栅极可以从两侧对通道进行栅极控制。

在集成电路的制造中，越来越需要在每个芯片中装配更多的器件和电路。小型化/空间利用以及提高速度的目标都推动了这一愿望。为了满足提高速度和减小尺寸的需求，已经针对半导体器件开发了诸如FinFET的三维方法。FinFET是非平面FET。鳍片是狭窄的垂直半导体结构，在源区和漏区之间形成沟道，被薄的绝缘材料覆盖，并在两面或三面被上覆的栅极围绕。FinFET改善了器件通道的密度和栅极控制。在许多类型的应用程序中都使用了这种三维设备结构，包括静态随机存取存储器(SRAM)和逻辑设备。

在2017年6月5日于京都召开的2017年VLSI技术与电路研讨会上宣布，IBM及其研究联盟合作伙伴GLOBALFOUNDRIES和三星为5nm节点的芯片制造了一种新型晶体管，称为“Nanosheet”晶体管。从垂直鳍式架构到水平硅堆叠层的转变在晶体管上打开了第四个“栅极”，使电信号可以通过，并且可以为栅极提供最佳的静电控制。同时，垂直堆叠多个水平纳米片可以增加驱动电流。

随着半导体器件的发展，其应用相继出现更高的电压要求。诸如横向扩散金属氧化物半导体(laterally-diffusedmetal-oxidesemiconductor，LDMOS)之类的MOSFET技术旨在处理更高的电压。LDMOS器件采用许多特征来处理更高的电压。例如，通过形成低掺杂漂移区来增加电压消耗，以及通过形成隔离沟槽来增加电路路径从而增加电压消耗。

然而，上述手段仅仅从消耗端来降低器件的有效电压，并不能从根本上提高器件的击穿电压，不能有效解决器件面临的高电压问题。

发明内容

鉴于以上所述现有技术的缺点，本发明的目的在于提供一种堆叠式全栅纳米片器件及其制造方法。该方法将堆叠的纳米片形成沟道区及漂移区，并且在纳米片的沟道区一端形成源区，在漂移区一端形成漏区。该沟道区、漂移区、源区及漏区具有相同的掺杂极性，例如均为P型粒子掺杂，并且源区和漏区的掺杂浓度大于沟道区和漂移区的掺杂浓度。如上形成的无结全包围栅器件具有更高的击穿电压，由此使得器件具有更好的电学性能及可靠性，更加适合高电压应用环境。

为实现上述目的及其它相关目的，本发明提供了一种堆叠式全栅纳米片器件，该器件包括：

衬底；

悬空于所述衬底上方的多条堆叠的纳米片，在所述纳米片的延伸方向上，所述纳米片形成沟道区及漂移区；

栅极结构，所述栅极结构包围所述纳米片的所述沟道区；

源区以及漏区，所述源区连接于所述纳米片的所述沟道区一端，所述漏区连接于所述纳米片的所述漂移区一端；

其中，所述沟道区、所述漂移区、所述源区及所述漏区具有相同的掺杂极性。

可选地，所述沟道区和所述漂移区的材质包含P型离子掺杂的硅。