[发明专利]一种测试芯片版图的生成方法

说明书

本发明提供一种测试芯片版图的生成方法，包括：创建测试芯片的指令集，所述指令集包括关于测试芯片的版图信息的多个指令；利用含内嵌版图算法的程序读取所述指令集，并根据版图设计规则及参数，执行与所述指令集中各指令相对应的版图算法以生成测试芯片版图的版图算法含内嵌版图算法。本发明提供的测试芯片版图的生成方法，无需版图工程师参与，即可直接生成，因此提高了版图生成速度，而且也因少了人工干预，版图的质量得以提高，另外，发明实施例提供的测试芯片版图的生成方法也使得在生成测试芯片的版图时，无需再依赖于版图编辑EDA工具，因此更加便捷，且降低了生产成本。

技术领域

本发明涉及集电电路技术领域，特别涉及一种测试芯片版图的生成方法。

背景技术

制程测试件测试芯片版图的产生，因受测元器件种类和参数繁多，耗费版图工程师大量的时间和精力，在研发一个新工艺时，需要多维度的测试元器件，才能获得受测元器件的设计规则和电性特性，以PMOS为例，需要获得的有沟道长度，沟道宽度，栅极超出有源区的距离，栅极到有源区穿孔的距离，虛拟栅極的个数，栅极和N阱的水平距离,栅极和N阱的垂直距离等。

目前建立制程测试件测试芯片版图的方式为晶圆厂的制程研发工程师将制程测试件测试芯片的布局方式、受测元器件的版图模板以及待测试元件的参数给予版图工程师，版图工程师在版图编辑EDA工具的环境下，生成可视化的格式档案，完成后再利用图编辑EDA工具转换成标准GDSII版图格式，目前此种建立制程测试件测试芯片版图的方式存在如下缺陷：

(1)受测元器件的种类不断增加，新工艺下的任何元器件,都得要建立制程测试件测试芯片,经过流片测试得到其相对应的设计规则和电性规格,然后产生工艺设计套件给电路设计人员做芯片设计，由于应用的增加,如电源芯片的高压元器件等，造成元器件种类日益增加；

(2)受测元器件的参数不断增加，由于新工艺不断有新的效应产生，比如浅槽隔离压力效应(STI效应)，对于PMOS管和NMOS管的影响正好相反，对于PMOS管，电流随源漏区的增大而变小，而对于NMOS管，电流随源漏区的增大而增大；所以要增加源漏区参数,改变源漏区的值得到PMOS/NMOS的设计规则和电性规格。

上述缺陷的存在，也会使得目前建立制程测试件测试芯片版图的方式耗费版图工程师大量的时间和精力。目前主要采用如下两种方式来减少版图工程师的时间和精力的耗费：

(1)通过经验快速进行分类、拷贝及修改；

(2)创建可程式化的元件版图，则可以输入参数值，直接产生对应的单一个元器件,在版图编辑EDA工具的环境下可视化的档案。

上述方式的采用，需较大程度上依赖于版图编辑EDA工具，且需依赖于版图工程师的经验，容易造成出错。

发明内容

本发明的目的在于提供一种测试芯片版图的生成方法，以解决现有技术中的一个或多个问题。

为解决上述技术问题，本发明提供一种测试芯片版图的生成方法，包括：

创建测试芯片的指令集，所述指令集包括关于测试芯片的版图信息的多个指令；以及，

利用含内嵌版图算法的程序读取所述指令集，并根据版图设计规则及参数，执行与所述指令集中各指令相对应的版图算法以生成测试芯片版图。

可选的，在所述的测试芯片版图的生成方法中，所述测试芯片的版图信息包括测试芯片布局、焊盘名称和受测元器件的名称、种类、参数值及布局。

可选的，在所述的测试芯片版图的生成方法中，所述指令集中，所述测试芯片布局的指令格式为：DEFINE TYPE:N GDS_Fiename X:Sn Y:Sn PAD:n；其中，

DEFINE表示定义测试芯片布局；

TYPE:N表示测试芯片布局样式；