[发明专利]一种相变存储器时序可重构布尔逻辑电路、方法及装置

说明书

本发明涉及一种相变存储器时序可重构布尔逻辑电路、方法及装置，其中电路包括相变存储单元和选通器件，所述相变存储单元的第一端与第一输入电极相连，第二端与所述选通器件的漏端相连，所述选通器件的源端与第二输入电极相连，栅端与控制端相连；通过控制所述第一输入电极、第二输入电极、控制端的输入信号以及所述相变存储单元的初始状态实现逻辑运算操作。本发明能够在单个相变存储单元中实现多种逻辑计算。

技术领域

本发明涉及非易失性存储器计算领域，特别是涉及一种相变存储器时序可重构布尔逻辑电路及装置。

背景技术

相变存储器(Phase Change RandomAccess Memory，PCRAM)是一种新型非易失存储器，相变存储器凭借其高速、高密度、低功耗、与标准CMOS工艺兼容等诸多优点成为率先进入大规模商业化生产的新型非易失存储器。在非易失存储领域，提出了多种非易失器件逻辑操作，但是，现在大多数的非易失逻辑计算电路都有本身的局限性，如IMPLY逻辑电路实现逻辑功能需多器件多步操作,大大增加了电路时延，其输入输出均为忆阻器阻值，可靠性低。并且目前关于相变存储领域的非易失逻辑计算探究较少。

逻辑计算设计概念中，在交叉阵列中实现逻辑计算更为简单，使用双端电极完成单个相变存储单元的控制可实现非易失器件的布尔逻辑计算。虽然其更容易提出并设定，但难以构建，器件的物理性质和制造工艺的不成熟都使得新型非易失存储器如RRAM，PCRAM的阵列操作更加困难。

发明内容

本发明所要解决的技术问题是提供一种相变存储器时序可重构布尔逻辑电路及装置，能够在单个相变存储单元中实现多种逻辑计算。

本发明解决其技术问题所采用的技术方案是：提供一种相变存储器时序可重构布尔逻辑电路，包括相变存储单元和选通器件，所述相变存储单元的第一端与第一输入电极相连，第二端与所述选通器件的漏端相连，所述选通器件的源端与第二输入电极相连，栅端与控制端相连；通过控制所述第一输入电极、第二输入电极、控制端的输入信号以及所述相变存储单元的初始状态实现逻辑运算操作。

本发明解决其技术问题所采用的技术方案是：提供一种上述相变存储器时序可重构布尔逻辑电路的逻辑运算操作方法，包括以下步骤：

初始化并确定置位操作的表达式和复位操作的表达式；

接收逻辑运算指令后，基于所述逻辑运算指令确定预配置的操作步骤，其中，所述预配置的操作步骤根据置位操作的表达式和复位操作的表达式配置；

根据确定的预配置的操作步骤在所述控制端、第一输入电极和第二输入电极施加相应的脉冲信号。

所述置位操作的表达式为：所述复位操作表达式为：其中，Z表示置位操作或复位操作结束后的状态，Z′表示置位操作或复位操作前的状态，T₁表示第一输入电极输入的逻辑值，T₂表示第二输入电极输入的逻辑值，G表示控制端处于开启状态，表示控制端处于关断状态。

所述预配置的操作步骤为置1操作步骤时，所述控制端处于开启状态，所述第一输入电极输入SET信号，所述第二输入电极接地，使得所述相变存储单元的电阻状态置为低阻态；

所述预配置的操作步骤为置0操作步骤时，所述控制端处于开启状态，所述第一输入电极输入RESET信号，所述第二输入电极接地，使得所述相变存储单元的电阻状态置为高阻态。

所述预配置的操作步骤为置p操作步骤时，先完成所述置0操作步骤，接着，所述控制端处于开启状态，所述第一输入电极输入SET置位操作逻辑信号p，所述第二输入电极接地，实现置p的逻辑运算；

所述预配置的操作步骤为置q操作步骤时，先完成所述置0操作步骤，接着，所述控制端处于开启状态，所述第一输入电极输入SET置位操作逻辑信号q，所述第二输入电极接地，实现置p的逻辑运算；