[发明专利]一种屏蔽栅极沟槽器件及其制造方法

说明书

本发明提供了一种屏蔽栅极沟槽器件的制造方法，包括：提供一半导体衬底，所述半导体衬底形成有器件单元区和电极连接区，所述电极连接区与所述器件单元区连接，其中，器件单元区形成有第一沟槽，第一沟槽内形成有屏蔽栅，所述电极连接区形成有第二沟槽，所述沟槽内形成有电极材料；沉积第一隔离层；对屏蔽栅上的所述第一隔离层进行部分刻蚀、对第一沟槽的第一方向的侧壁的所述第一隔离层进行完全刻蚀，并保留第二沟槽的第二方向的电极连接区侧壁的所述第一隔离层；在所述第一隔离层上形成第二隔离层；对第一沟槽侧壁的第一方向的所述第二隔离层进行完全刻蚀，并保留第二沟槽的第二方向的电极连接区的侧壁的所述第二隔离层。

技术领域

本发明涉及半导体集成电路制造技术领域，特别涉及一种屏蔽栅极沟槽器件及其制造方法。

背景技术

自功率MOS技术发明以来，该技术已取得了很多重要的发展和长足的进步。近年来，功率MOS技术的新器件结构和新制造工艺不断的涌现，以达到两个最基本的目标：最大的功率处理能力，最小的功率损耗。沟槽MOSFET(Trench MOS)技术是实现此目标最重要的技术推动力之一。最初，Trench MOS技术的发明是为了增加平面器件的沟道密度，以提高器件的电流处理能力，然而其沟道密度和漂移区电阻尚不够理想。

所以，业界进一步提出了新的Trench MOS结构，新的Trench MOS结构不但能降低沟道密度，还能进一步降低漂移区电阻。新的Trench MOS结构中，最具代表性的是屏蔽栅/分立栅(Shield Gate/Split Gate)沟槽技术，屏蔽栅沟槽功率器件通常也称为SGT器件，可利用其第一层多晶硅即屏蔽多晶硅(Shield)作为“体内场板”来降低漂移区的电场，从而降低漂移区电阻，所以Shield-Gate/Split Gate技术通常具有更低的导通电阻和更高的击穿电压。

在上下型屏蔽栅极沟槽器件SGT(Shielded Gate Trench，缩写SGT)工艺中，屏蔽电极与栅极之间会淀积一层SiO₂作IPO(Inter-Poly Oxide，多晶硅间氧化膜)，起隔离作用，通常在Source Poly(源多晶硅)淀积之后，采用Full HDPCVD(High density plasmachemical vapor deposition，HDPCVD，高密度等离子体化学气相淀积)和回刻工艺实现多晶硅间氧化膜的淀积，目前，高密度等离子体化学气相淀积能填满的最大深宽比为3:1。对于LV SGT(Low Voltage Shielded Gate Trench，低压屏蔽栅极沟槽器件)，Trench CD(沟道尺寸)较小，淀积多晶硅间氧化膜时的深宽比较大，导致：1)Full HDP淀积时，Trench(沟道)内出现void(空洞)，导致多晶硅间氧化膜的厚度不可控；2)Partial HDP(部分高密度等离子体化学气相淀积)淀积时，Source Poly link up(源多晶硅电极连接)区域oxide(氧化层)太薄，无法起到隔离作用。

发明内容

本发明的目的在于提供一种屏蔽栅极沟槽器件及其制造方法，以解决器件单元区的多晶硅间氧化膜厚度可控和电极连接区的多晶硅间氧化膜起到隔离作用的技术问题。

为解决上述技术问题，本发明提供一种屏蔽栅极沟槽器件的制造方法，包括

提供一半导体衬底，所述半导体衬底形成有器件单元区和电极连接区，所述电极连接区与所述器件单元区连接，其中，所述器件单元区形成有第一沟槽，所述第一沟槽内形成有屏蔽栅，所述电极连接区形成有第二沟槽，所述沟槽内形成有电极材料；

沉积第一隔离层，所述第一隔离层将所述第一沟槽的部分填充并覆盖在所述第一沟槽侧壁以及所述屏蔽栅的表面，所述第一隔离层还延伸到所述第一沟槽外部表面，所述第一隔离层覆盖所述电极材料表面；

对所述屏蔽栅上的所述第一隔离层进行部分刻蚀、对所述第一沟槽的第一方向的侧壁的所述第一隔离层进行完全刻蚀，并保留所述第二沟槽的第二方向的所述电极连接区的侧壁的所述第一隔离层；