[发明专利]基于FPGA的SV延时可测方法、装置、系统及存储介质

说明书

本发明提供了一种基于FPGA的SV延时可测方法、装置、系统及存储介质，该SV延时可测方法包括执行以下步骤：步骤1：上电后FPGA启动计数器；步骤2：FPGA接收来自PHY的数据帧，FPGA解析并判断该数据帧，如果以太网类型为0x88BA，则FPGA判定该数据帧为SV数据帧，并执行下一步骤，否则执行步骤7；步骤3：将步骤2判定的SV数据帧里面的交换延时累加值ART记为t1。本发明的有益效果是：本发明的SV延时可测方法将以太网帧类型的帧格式进行重新编码，选取了一个保留字段的帧类型进行编码，将两个标志位编码到帧类型里面，当数据帧离开交换机时，将数据帧重新编码恢复帧类型，保证了SV有24位的计数值。

技术领域

本发明涉及电子技术领域，尤其涉及一种基于FPGA的SV延时可测方法、装置、系统及存储介质。

背景技术

在智能变电站项目中，数字采样的额定延时和相位误差是影响继电保护性能的重要因素，只有精确测试出数据经过交换机的延时，就能算出数据采样的延时。

现有FPGA技术：

当FPGA进行SV数据处理时，会在交换延时累加值寄存器的最低两位加上翻转和借位两个标志位，导致计算值有4位的偏差，从而导致最终的SV技术精度会有4x8ns=32ns的误差。

发明内容

本发明提供了一种基于FPGA的SV延时可测方法，包括依次执行以下步骤：

步骤1：上电后FPGA启动计数器。

步骤2：FPGA接收来自PHY的数据帧，FPGA解析并判断该数据帧，如果以太网帧类型为0x88BA，则FPGA判定该数据帧为SV数据帧，并执行下一步骤，否则执行步骤7。

步骤3：FPGA先将步骤2判定的SV数据帧里面的交换延时累加值ART记为t1，此时FPGA计数器的值为t2，FPGA计数器再记录t2的Bit24值为TH2。

步骤4：比较t2和t1值的大小，如果t2大于t1，则t1借一位，借位标志位CF=1，t1=0x1000000+t1，并将△t的值写入交换延时累加值ART里面，如果t2不大于t1，借位标志位CF=0。

步骤5：△t=t1-t2。

步骤6：将以太网类型重新编码，新编码为0xEEEX，并将编码后类型写入SV数据帧的以太网类型里面，重新编码的SV数据帧为保留类型，交换芯片不做处理。

步骤7： FPGA将数据帧传送给交换芯片。

步骤8：交换芯片存储转发，将数据帧转发给FPGA；

步骤9：FPGA收到来自交换芯片的数据帧，FPGA解析并判断该数据帧，如果以太网类型为0xEEEX，记录计数器的时间为t3，记录t3的Bit24值为TH3，并且还原出TH2和CF的值，否则执行步骤14。

步骤10：判断TH2的值是否为1，并且TH3的值为0；如果TH2的值为1，并且TH3的值为0，说明计数器计满溢出，此时t3=0x1000000+t3，否则执行下一步骤。

步骤11：交换延时累加值的计算，ART=△t+t3。

步骤12：如果借位标志位CF=1，则表示已经有过借位，这时交换延时累加值ART=ART-0x1000000，否则执行下一步骤。

步骤13：FPGA将以太网帧类型0xEEEX还原成0x88BA。

步骤14：FPGA将数据帧转发给PHY。

作为本发明的进一步改进，在所述步骤1中，上电后FPGA的24位计数器以125M时钟计数。

作为本发明的进一步改进，在所述步骤1中，所述计数器的周期为8ns。