[发明专利]基于FPGA的SV延时可测方法、装置、系统及存储介质

权利要求书

1.一种基于FPGA的SV延时可测方法，其特征在于，包括依次执行以下步骤：

步骤1：上电后FPGA启动计数器；

步骤2：FPGA接收来自PHY的数据帧，FPGA解析并判断该数据帧，如果以太网帧类型为0x88BA，则FPGA判定该数据帧为SV数据帧，并执行下一步骤；如果以太网帧类型不是0x88BA，则FPGA判定该数据帧不是SV数据帧，并执行步骤7；

步骤3：FPGA先将步骤2判定的SV数据帧里面的交换延时累加值ART记为t1，此时FPGA计数器的值为t2，FPGA计数器再记录t2的Bit24值为TH2；

步骤4：比较t2和t1值的大小，如果t2大于t1，则t1借一位，借位标志位CF=1，t1=0x1000000+t1，并将△t的值写入交换延时累加值ART里面，如果t2不大于t1，借位标志位CF=0；

步骤5：△t=t1-t2；

步骤6：将以太网类型重新编码，新编码为0xEEEX，并将编码后类型写入SV数据帧的以太网类型里面，重新编码的SV数据帧为保留类型，交换芯片不做处理；

步骤7： FPGA将数据帧传送给交换芯片；

步骤8：交换芯片存储转发，将数据帧转发给FPGA；

步骤9：FPGA收到来自交换芯片的数据帧，FPGA解析并判断该数据帧，如果以太网类型为0xEEEX，记录计数器的时间为t3，记录t3的Bit24值为TH3，并且还原出TH2和CF的值，否则执行步骤14；

步骤10：判断TH2的值是否为1，并且TH3的值为0；如果TH2的值为1，并且TH3的值为0，说明计数器计满溢出，此时t3=0x1000000+t3，否则执行下一步骤；

步骤11：交换延时累加值的计算，ART=△t+t3；

步骤12：如果借位标志位CF=1，则表示已经有过借位，这时交换延时累加值ART=ART-0x1000000，否则执行下一步骤；

步骤13：FPGA将以太网帧类型0xEEEX还原成0x88BA；

步骤14：FPGA将数据帧转发给PHY。

2.根据权利要求1所述的SV延时可测方法，其特征在于：在所述步骤1中，上电后FPGA的24位计数器以125M时钟计数。

3.根据权利要求2所述的SV延时可测方法，其特征在于：在所述步骤1中，所述计数器的周期为8ns。

4.根据权利要求1所述的SV延时可测方法，其特征在于，在所述步骤6中，将以太网类型重新编码，编码方式如下：将以太网类型改为0xEEEX，前三位固定为三个E，第四位X则按照下表进行编码，最后将编码后的类型写入SV数据帧的以太网类型里面；

Bit3	Bit2	Bit1	Bit0
保留	保留	TH2	CF

。