[发明专利]一种FPGA布线方法及装置

说明书

一种FPGA布线方法及装置，该方法包括：依次选取输入节点及对应的输出节点进行双向搜索布线，得到对应所述输入节点及输出节点的线网；在得到所有线网后，输出布线结果；检查所述布线结果中是否存在拥挤线网；果存在，则对所述拥挤线网拆线，并重新进行双向搜索布线，直至所述布线结果中不存在拥挤线网。利用本申请，可以在保证电路质量的情况下，有效降低布线过程的运行时间，提高布线效率。

技术领域

本申请涉及电路布线技术领域，具体涉及一种FPGA布线方法及装置。

背景技术

随着半导体制造工艺的提升，FPGA(Field Programmable Gate Array，现场可编程阵列)内所集成的物理资源越来越多，可以支持更加复杂的电路设计。因为FPGA具有物理资源丰富、成本适中和设计灵活等优点，FPGA已经被广泛应用于现代数字系统中，例如家电、通信设备、航天卫星和汽车电子等领域。

但是随着FPGA集成度的提高和现代FPGA电路规模的扩大，器件的结构变得更复杂，FPGA EDA(Electronic Design Automation，电子设计自动化)软件在将电路编译成二进制形式时耗时越来越长，FPGA EDA软件的发展速度已经落后于FPGA硬件。FPGA电路编译时间较长已经限制了FPGA的健康发展，因此提高FPGA EDA软件的运行效率已经成为当前FPGA EDA研究领域的主要课题之一。

FPGA EDA流程一般包括了电路设计、行为综合、工艺映射、打包、布局、布线和位流生成。其中布线是FPGA EDA流程中耗时最长的步骤之一，而且布线的结果直接决定了电路最终在FPGA上实现后的性能，例如电路运行效率，使用的连线资源的总线长功耗等。现有的布线算法存在以下问题：

1)布线的耗时越来越长，对于较大规模FPGA电路，布线能耗时超过1天，并随着FPGA电路规模进一步增大，该问题越来越严重。

2)布线路径质量和布线时间相互制约，但在实际工程应用中期望在较短的时间内得到质量较高的布线方案。

发明内容

本申请实施例提供一种FPGA布线方法及装置，可以在保证电路质量的情况下，有效降低布线过程的运行时间。

为此，本申请实施例提供如下技术方案：

一种FPGA布线方法，所述方法包括：

依次选取输入节点及对应的输出节点进行双向搜索布线，得到对应所述输入节点及输出节点的线网；在得到所有线网后，输出布线结果；

检查所述布线结果中是否存在拥挤线网；

如果存在，则对所述拥挤线网拆线，并重新进行双向搜索布线，直至所述布线结果中不存在拥挤线网。

可选地，所述选取输入节点及对应的输出节点进行双向搜索布线，得到对应所述输入节点及输出节点的线网包括：

建立正向优先队列及其对应的正向判别器、反向优先队列及其对应的反向判别器；

选取输入节点，将所述输入节点及所述输入节点的已有路径节点放入正向优先队列，并在正向判别器中记录进入过正向优先队列的节点；将与所述输入节点对应的输出节点放入反向优先队列，并在反向判别器中记录进入过反向优先队列的节点；

依次对正向优先队列和反向优先队列中代价最小的节点进行搜索布线，并根据对应的判别器确定搜索结果，直至找到路径或队列为空。

可选地，所述对正向优先队列和反向优先队列中代价最小的节点进行搜索布线，并根据对应的判别器确定搜索结果包括：

从正向优先队列中取出代价最小的一个节点，并将该节点作为正向检测节点；

如果所述正向检测节点在所述反向判别器中，则确定找到路径；