[发明专利]一种用于LDPC译码器的高效交织器及交织方法

说明书

本发明公开了一种用于LDPC译码器的高效交织器及交织方法，该交织器利用FPGA中的分布式RAM作为主要实现资源，通过读写地址控制和存储结构的设计，完成了传统结构中需要采用Benes网络完成的p个节点换序读出，处理后再原序回写的功能，在满足TDMP的LDPC译码器工作要求的同时，兼顾了资源与吞吐率需求。与传统的交织器相比，本发明的交织器在保证读写效率的前提下大幅降低了资源消耗，提高了FPGA的资源利用率。

技术领域

本发明属于信道编码技术领域，特别是一种用于LDPC译码器的高效交织器及交织方法。

背景技术

LDPC码是一种接近香农极限的好码，其译码方式主要有常规的TPMP(Tow PhaseMessage Passing)方式和TDMP(Turbo Decoding Message Passing)方式。通常情况下TDMP方式译码收敛更快，即在相同的迭代次数下能够获得更好的性能，或者说在相同性能的前提下能够更快的收敛，从而减少译码时间。一些特殊构造的准循环LDPC码(Quasi-CyclicLDPC)，其结构非常适用于TDMP方式进行译码，相比传统的TPMP方式，在保证译码性能的前提下TDMP可以有效提高译码器的吞吐率、降低译码延时，是一种有效的低延时译码方法。TDMP的译码过程类似于Turbo码，可以认为是由分量译码器和交织器组成。因此交织器这个功能模块是译码器中非常重要的一部分，对译码器的资源消耗和吞吐率都会产生重大影响，这个部分的设计能否做到高效是能否设计出高效译码器的关键。

现有技术中为了保证译码过程能够高速并行处理往往都是采用Benes网络作为交织器(Benes网络是一种可以任意交换输入节点顺序的网络)。这种结构的交织器的好处是可以实现完全并行处理。缺点是当码长变长时消耗的资源程指数级上升。根据在FPGA平台上的实际实现结果，实现一个8×8的Benes网络即8个节点的交织器需要消耗逻辑单元数为896个，而一个64×64的Benes网络则需消耗11264个逻辑单元，当Benes网络的规模较大时所需资源非常可观，也就是说对于规模较大的Benes网络在FPGA中是很难实现的。

发明内容

本发明的目的在于提供一种用于LDPC译码器的高效交织器及交织方法。

实现本发明目的的技术解决方案为：一种用于LDPC译码器的高效交织器，包括；

读写地址发生器，用于产生对RAM块组的写入及读出地址信号；

RAM块组，由p块独立的双口RAM块组成，每块双口RAM由FPGA的分布式RAM生成，在读出和写入时采取不同的地址生成策略，完成数据交织；

p个消息循环移位器，由级联的触发器构成，将数据并行写入，并执行移位操作。

一种用于LDPC译码器的高效交织方法，包括如下步骤：

将译码器输入的信息序列按照RAM1地址0、RAM2地址0到RAMp地址0再到RAM1地址1的顺序写入各块RAM中；

同时读出p独立RAM块中的一个地址的数据；每个独立RAM块的相应读出地址按照校验矩阵中子矩阵非零元素的排列规律计算得到；

将并行读出的p个数据送入p个消息循环移位器，进行循环移位操作将送入的数据进行顺序调整，使得本次操作中第一行对应的非零元素所对应的信息值排在第一个；

将调整好顺序的p个信息值进行运算，运算结果为相互对应的p个输出结果，并将这p个结果按照读出时的位置顺序原位并行写回p个独立RAM块中。

与现有技术相比，本发明的显著优点为：

(1)本发明采用存储器替代Benes网络作为交织器；

(2)提出了采用分布式存储器作为主要实现资源，提高了资源利用率；