[发明专利]一种用于LDPC译码器的高效交织器及交织方法

权利要求书

1.一种用于LDPC译码器的高效交织器，其特征在于，包括；

读写地址发生器，用于产生对RAM块组的写入及读出地址信号；

RAM块组，由p块独立的双口RAM块组成，每块双口RAM由FPGA的分布式RAM生成，在读出和写入时采取不同的地址生成策略，完成数据交织；

p个消息循环移位器，由级联的触发器构成，将数据并行写入，并执行移位操作；

对于并行度为p的情况，读写地址发生器需同时输出p组读写信号，即由p个并行的读地址发生器和p个并行的写地址发生器组成，其中每个地址发生器均可以进行特定规律的地址发生；

每种LDPC码对应一个校验矩阵，校验矩阵分割成一系列子矩阵，每个子矩阵维度相同；读写地址发生器按照校验矩阵中每个子矩阵中非零元素的位置规律生成读写地址发生器的地址生成规则并通过计算产生相应地址输出，每个非零子矩阵中非零元素的位置存储于一个表中，由于校验矩阵中每个非零矩阵都是单位置换阵，因此无需存储所有非零元素的位置，只需要存储一个偏移量；

所述p个消息循环移位器，首先通过读写接口将p个数据并行写入D触发器中，然后根据需要发送移位时钟脉冲，每发送一个脉冲，移位寄存器中的数据进行一次右移。

2.根据权利要求1所述的用于LDPC译码器的高效交织器，其特征在于，每块RAM的深度为z/p，其中z表示子矩阵的维度，p表示并行度。

3.根据权利要求1所述的用于LDPC译码器的高效交织器，其特征在于，每块RAM的读写地址由读写地址发生器进行控制。

4.根据权利要求1所述的用于LDPC译码器的高效交织器，其特征在于，RAM块组在写入时按照顺序写入，读出时按照校验矩阵子矩阵中非零元素的排列顺序读出，单位置换阵的偏移量计算得到读地址。