[发明专利]一种调整SRAM Beta比例的方法在审
| 申请号： | 202110330232.3 | 申请日： | 2021-03-29 |
| 公开（公告）号： | CN113140515A | 公开（公告）日： | 2021-07-20 |
| 发明（设计）人： | 景旭斌 | 申请（专利权）人： | 上海华力集成电路制造有限公司 |
| 主分类号： | H01L21/8244 | 分类号： | H01L21/8244 |
| 代理公司： | 上海浦一知识产权代理有限公司 31211 | 代理人： | 戴广志 |
| 地址： | 201203 上海市浦*** | 国省代码： | 上海;31 |
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| 摘要： | |||
| 搜索关键词： | 一种 调整 sram beta 比例 方法 | ||
本发明提供一种调整SRAM Beta比例的方法，提供基底，在基底上形成多个相互间隔的多晶硅结构；在相邻的多晶硅结构之间的基底中以斜角注入Halo，在多晶硅结构两侧的基底中形成Halo注入区；同时在Halo注入区上方的所述基底中形成LDD区；在多晶硅结构两侧的基底中分别形成源漏极；源漏极较所述Halo注入区和LDD区远离多晶硅结构。本发明从优化SRAM本身性能出发，不通过外围电路，不增加额外光罩，利用注入阴影效应，通过引入大倾斜角halo注入，改变两个SRAM器件对多晶硅CD的器件速度敏感系数，利用不同值的敏感系数，实现对SRAM的下拉管和控制管器件速度不同方向的调试来分别调整下拉管和控制管的两种器件驱动电流，达到调整beta比例并优化读操作器件窗口的目的。
技术领域
本发明涉及半导体技术领域，特别是涉及一种调整SRAM Beta比例的方法。
背景技术
随着超大规模集成电路技术不断发展，器件尺寸不断缩小，尤其是SRAM器件的尺寸可谓是减小到了极致。其中两类NMOS器件，下拉管pull down和控制管pass gate，在高版图密度的SRAM版图中，已基本一致，由此带来beta比例偏小且无有效的调整手段。小Beta比例导致读操作工艺窗口小的问题，限制SRAM Vccmin的降低且良率不稳定。
在28nm及以下工艺，目前应用最广泛的解决方案是引入读写辅助电路，通过外部电路抬升Vdd，降低字线电压手段来暂时提高Beta比例，增加SRAM cell读操作的窗口。此做法固然能解决SRAM的读写操作问题，但同时因引入额外电路带来的编译器版图面积增加成本上升，电路设计复杂性增加，操作速度受限等不利影响。
发明内容
鉴于以上所述现有技术的缺点，本发明的目的在于提供一种调整SRAM Beta比例的方法，用于解决现有技术中的SRAM器件中Beta比例偏小的问题。
为实现上述目的及其他相关目的，本发明提供一种调整SRAM Beta比例的方法，至少包括：
步骤一、提供基底，在所述基底上形成多个相互间隔的多晶硅结构；
步骤二、在相邻的所述多晶硅结构之间的基底中以斜角注入Halo，在所述多晶硅结构两侧的基底中形成Halo注入区；同时在所述Halo注入区上方的所述基底中形成LDD区；
步骤三、在所述多晶硅结构两侧的基底中分别形成源漏极；所述源漏极较所述Halo注入区和所述LDD区远离所述多晶硅结构。
优选地，步骤一中的所述多个多晶硅结构用于形成NMOS或PMOS的栅极。
优选地，步骤一中的所述多个多晶硅结构的CD尺寸为22nm～52nm。
优选地，步骤一中的所述多个多晶硅结构的CD尺寸为43nm。
优选地，步骤一中所述多几个相互间隔的多晶硅结构中，相邻两个多晶硅结构的NMOS分别作为SRAM的下拉管和控制管。
优选地，步骤二中所述斜角为注入时与所述多晶硅结构侧壁的夹角。
优选地，步骤二中的所述夹角为15度～50度。
优选地，步骤二中的所述夹角为35度。
如上所述，本发明的调整SRAM Beta比例的方法，具有以下有益效果：本发明从优化SRAM本身性能出发，不通过外围电路，不增加额外光罩，利用注入阴影效应，通过引入大倾斜角halo注入，改变两个SRAM器件对多晶硅CD的器件速度敏感系数，利用不同值的敏感系数，实现对SRAM的下拉管和控制管器件速度不同方向的调试来分别调整下拉管和控制管的两种器件驱动电流，达到调整beta比例并优化读操作器件窗口的目的。
附图说明
图1显示为现有技术中的SRAM结构中的CMOS结构示意图；
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H01L 半导体器件；其他类目中不包括的电固体器件
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