[发明专利]一种SHA-less流水线ADC采样时刻误差校准系统及方法

权利要求书

1.一种SHA-less流水线ADC采样时刻误差校准系统，其特征在于，包括时钟产生模块、N个流水级模块、数字码错位相加模块、误差校准模块；

所述时钟产生模块输入端连接外部时钟信号，输出端连接N个流水级模块，用于将外部时钟信号转化为N个流水级模块所需的时钟信号；

所述N个流水级模块级联，在时钟信号的控制下，将外部输入的模拟信号转化成N个流水级的数字输出信号，并传递给所述数字码错位相加模块；

所述数字码错位相加模块，将N个流水级模块的数字输出信号进行复合，产生SHA-less流水线ADC的最终数字输出信号；

所述误差校准模块，校准SHA-less流水线ADC中第一流水级sub-ADC与MDAC之间的采样时刻误差；

N个流水级模块包括第一流水级、第二流水级、第三流水级和第四流水级；每个流水级模块分别由sub-ADC和MDAC组成；其中，第一流水级是带溢出检测位的MDAC，且采用摆幅缩减技术，即第一流水级的余差输出范围为±1/4Vref；第二流水级的输入范围为±Vref，即第二流水级sub-ADC中比较器的数目加倍。

2.如权利要求1所述的SHA-less流水线ADC采样时刻误差校准系统，其特征在于，所述误差校准模块包括误差检测单元和延时线校准单元；

所述误差检测单元的输入端连接于第二流水级的数字码输出，输出端连接于所述延时线校准单元；所述误差检测单元用于对第一流水级sub-ADC与MDAC之间的采样时刻误差进行检测，并传递控制信号给延时线校准单元；

所述延时线校准单元输入端连接于所述时钟产生模块，输出端连接于第一流水级，用于调整所述时钟产生模块输出的时钟信号的相位，并将调整后的时钟信号传递给第一流水级，从而实现对第一流水级sub-ADC与MDAC之间的采样时刻误差的校准。

3.如权利要求2所述的SHA-less流水线ADC采样时刻误差校准系统，其特征在于，所述误差检测单元包括计数器、累加器、比较器和控制字编码器，其中；

所述计数器和所述累加器的输入端均连接第二流水级的数字码输出，输出端均连接比较器；所述计数器用于计数误差码的个数M，所述累加器用于累加误差码权重之和SUM，并将计数和累加的结果传递给所述比较器；

所述比较器的输出端连接所述控制字编码器，用于比较相邻两次M个误差码的权重之和，根据比较结果产生二进制控制字并传递给所述控制字编码器；

所述控制字编码器的输出端连接于所述延时线校准单元，将比较器产生的二进制控制字编码并传递给延时线校准单元。

4.如权利要求3所述的SHA-less流水线ADC采样时刻误差校准系统，其特征在于，所述延时线校准单元包括sub-ADC与MDAC两条路径的延时模块，两个延时模块的第一输入端连接于所述时钟产生模块，第二输入端连接于所述控制字编码器，输出端分别连接于第一流水级的sub-ADC与MDAC，用于在所述控制字编码器的控制下调节时钟信号的延时。

5.一种SHA-less流水线ADC采样时刻误差校准方法，其特征在于，包括：

步骤1、初始化控制字编码器的输出值以及延时线校准单元的延时；

步骤2、累加器累加M个误差码的权重之和，得到SUM_n-1；

步骤3、假设一个控制字的首次变化方向，即延时线校准单元的首次变化方向，累加器累加下一轮M个误差码的权重之和，得到SUM_n；

步骤4、比较SUM_n-1与SUM_n的大小，若SUM_n变小或者不变，则本次控制字变化方向与上一次控制字变化方向相同；若SUM_n变大，则本次控制字变化方向与上一次控制字变化方向相反；

步骤5、SUM_n值每更新一次，控制字就变化一次，即延时线就调整一次；

步骤6、经过多次迭代后，采样时刻误差趋于零，无误差码出现，SUM_n不再更新，控制字也不再更新，即延时线不再调整；此时sub-ADC的采样时刻即为最佳值，校准完成；

步骤7、如果因为外界环境变化，采样时刻又出现偏差，误差码再次出现，校准模块立马就会被再次激活。