[发明专利]一种芯片测试筛选方法

说明书

本发明公开了一种芯片测试筛选方法，包括：S1、选取一芯片中相邻的若干位线，其中，相邻的两个所述位线之间存在压差，所述位线存在已调整后的偏置电压；S2、令相邻的两个所述位线之间的介质受压；S3、将所述已调整后的偏置电压恢复至正常偏置电压，判断所述芯片是否存在至少一所述介质被击穿。本发明可筛选出以往在应用阶段才出现的可靠性风险芯片，不同批次中存在风险的芯片都能够筛选出。

技术领域

本发明涉及集成电路芯片测试领域，具体涉及一种芯片测试筛选方法。

背景技术

芯片的工艺制程的不断缩小，为了缩减制造成本，在芯片制造中，相邻位线(英文为bitline)的间距变得越来越小，部分芯片在工艺发生偏差时，相邻位线间的介质在持续高压下可靠性变差，在使用过程中介质因高压被击穿。现有的对位线短路(应为为bitlineshort，请参阅图1所示，图1中虚线处即为bitline short)的测试方案，针对的是已发生的，即在未测试前已经发生的情况。本发明不仅可以筛选出测试前已发生，还可以筛选出未发生且在应用中有风险的芯片。

发明内容

本发明的目的在于提供一种芯片测试筛选方法，可在测试阶段将背景技术中提到的芯片筛除，采用高压及时间两个维度加速的方式将存在可靠性风险的芯片在测试阶段筛选出。

为了达到上述目的，本发明采用的技术方案如下：

一种芯片测试筛选方法，包括：

S1、选取一芯片中相邻的若干位线，其中，相邻的两个所述位线之间存在压差，所述位线存在已调整后的偏置电压；

S2、令相邻的两个所述位线之间的介质受压；

S3、将所述已调整后的偏置电压恢复至正常偏置电压，判断所述芯片是否存在至少一所述介质被击穿。

进一步地，所述步骤S1之前还包括：

通过写棋盘格数据的方式使所述芯片中所有的相邻的两个位线之间产生压差，其中，所述棋盘格由若干“1”和若干“0”,“1”的上下左右为“0”，“0”的上下左右为“1”。

进一步地，在写棋盘格数据时，所述位线处于正常的偏置电压。

进一步地，所述步骤S1之前还包括：

调整所述位线的偏置电压，以使相邻的两个所述位线的偏置电压分别调整至所述正常的偏置电压的正、负百分之一百三十。

进一步地，所述介质受压的时间为100ms～900ms。

进一步地，通过反复写棋盘格数据若干次，使相邻位线之间的介质受压。

进一步地，所述步骤S3具体包括：

将所述芯片的已调整后的偏置电压恢复至正常偏置电压；

对所述芯片所有的存储阵列进行擦写；

判断所述芯片是否能正确写入目标的棋盘格数据，若是，判定所述芯片为安全芯片，若否，判定所述芯片为失效芯片。

进一步地，所述芯片为存储芯片和/或控制芯片。

与现有技术相比，本发明至少具有以下优点之一：

(1)此类芯片的失效属于早期失效，可通过加大电压和加长时间来加速失效，筛选出以往在应用阶段才出现的可靠性风险芯片，不同批次中存在风险的芯片都能够筛选出。

(2)发生击穿后，恢复正常的偏置电压，此时位线上的电压产生压降，偏置电压不正确不能正确写入目标的棋盘格数据。

附图说明

图1为本发明一实施例中芯片测试筛选方法的结构示意图。

具体实施方式