[发明专利]锁相环电路

说明书

本申请涉及一种锁相环电路，其中，该锁相环电路包括：压控振荡器，用于产生高频时钟信号；分频器，用于将高频时钟信号进行分频，得到低频信号；鉴频鉴相器，用于将低频信号与参考信号在时域上比出超前或滞后，得到时域快慢信号；电荷泵电路，用于将时域快慢信号转换成电流幅度信号；环路滤波器，用于将电流幅度信号转变成电压信号，以反馈控制压控振荡器；自动频率校准电路，与压控振荡器相连接，用于确定压控振荡器的电容阵列控制字，其中，电容阵列控制字用于调整压控振荡器产生的高频时钟信号的频率。通过本申请，解决了相关技术中的PLL锁定速度慢的问题，实现了PLL产生的片上高精度低噪声高频时钟信号的快速频率切换。

技术领域

本申请涉及通信技术领域，特别是涉及锁相环电路。

背景技术

一般的晶振由于工艺与成本原因，做不到很高的频率，而在需要高频应用时，由压控振荡器(VCO)实现转成高频，但是这种方法产生的时钟信号并不稳定，故利用锁相环路来实现稳定且高频的时钟信号，锁定时无剩余频差。基于锁相环(PLL)的频率合成器是各种应用中的重要电路组件，特别是在通信系统中。除去良好的信号纯度(即低相位噪声和低杂散)，锁定速度也是一个重要的设计要求。快速锁定功能对于需要跳频操作的系统尤其至关重要，跳频稳定速度很大程度上限制了系统模式切换的速度。

为了实现两种工作频率的快速切换，PLL模块需要实现快速切频功能。切频时间为自动频率校准(AFC)和精调锁定时间之和。一般的PLL锁定时间在几十微秒左右，远远超出了此处2微秒的切频时间要求。因此需要设计PLL快速锁定技术。相关技术的PLL更关注宽覆盖范围、低功耗、低抖动等性能，在快速锁定方面尤其是针对宽跳频距离的PLL快速锁定技术的研究不够。在已有的研究中，几乎没有设计可以兼顾高精度和极快的锁定速度。

目前针对相关技术中的PLL锁定速度慢的问题，尚未提出有效的解决方案。

发明内容

本申请实施例提供了一种锁相环电路，以至少解决相关技术中的PLL锁定速度慢的问题。

第一方面，本申请实施例提供了一种锁相环电路，包括：

压控振荡器，用于产生高频时钟信号；

分频器，与所述压控振荡器相连接，用于将所述高频时钟信号进行分频，得到低频信号；

鉴频鉴相器，与所述分频器相连接，用于将所述低频信号与参考信号在时域上比出超前或滞后，得到时域快慢信号；

电荷泵电路，与所述鉴频鉴相器相连接，用于将所述时域快慢信号转换成电流幅度信号；

环路滤波器，与所述电荷泵电路相连接，用于将所述电流幅度信号转变成电压信号，以反馈控制所述压控振荡器；

自动频率校准电路，与所述压控振荡器相连接，用于确定所述压控振荡器的电容阵列控制字，其中，所述电容阵列控制字用于调整所述压控振荡器产生的所述高频时钟信号的频率。

在其中一些实施例中，所述自动频率校准电路包括：

主状态机和处理状态子状态机；

其中，所述主状态机使用的是参考时钟，第一个周期进入初始状态，当检测到开始信号时，进入计数状态与处理状态的循环过程。

在其中一些实施例中，在所述计数状态，对所述压控振荡器输出的所述高频时钟信号的上升沿进行计数。

在其中一些实施例中，在所述处理状态，将所述计数状态下的计数值与所述分频器的分频比做差，得到误差值，并根据所述误差值调整所述压控振荡器的电容阵列控制字。

在其中一些实施例中，根据所述误差值调整所述压控振荡器的电容阵列控制字包括：

根据所述误差值的极性判断所述电容阵列控制字选择左子树还是右子树；