[发明专利]信息处理装置以及计算机可读介质

说明书

本发明提供信息处理装置以及计算机可读介质。信息处理装置具有与可编程逻辑电路连接的处理器，所述处理器在初始化时，将所述可编程逻辑电路的第1区域重构为存储数据的第1存储器，将所述可编程逻辑电路的与所述第1区域不同的第2区域重构为使用所述第1存储器的第1运算电路，在将被重构为所述第1运算电路的所述第2区域重构为与该第1运算电路不同的第2运算电路的情况下，将所述第1存储器使用于该第2运算电路。

技术领域

本公开涉及信息处理装置以及计算机可读介质。

背景技术

日本特开2007-157075号公报公开了信息存储装置，所述信息存储装置若在存储器单元内检测到不良，则以将与该存储器单元连接的所有选择线跟与救济用存储器单元相连的控制信号线连接的方式进行重构。

并且，日本特开2006-18452号公报公开了半导体装置，所述半导体装置根据从控制自身状态的控制电路供给的结构信息，动态地变更存储器相对于存储器端口的分配来重构存储器区域。

并且，日本特开2007-323164号公报公开了无需将复位时工作的存储器的初始化电路设置为专用电路的可重配置的集成电路装置。

发明内容

由于FPGA(field-programmable gate array)等可编程逻辑电路的重构所需的时间越拖延，则处理越延迟，因此希望待重构区域的尺寸尽可能小。

本公开的目的在于，与在可编程逻辑电路中对实现功能的模块进行重构时该模块中所使用的所有存储器也进行重构的情况相比，缩短重构所需的时间。

根据本公开的第1方案，提供一种信息处理装置，其具有与可编程逻辑电路连接的处理器，所述处理器在初始化时，将所述可编程逻辑电路的第1区域重构为存储数据的第1存储器，所述处理器将所述可编程逻辑电路的与所述第1区域不同的第2区域重构为使用所述第1存储器的第1运算电路，所述处理器在将被重构为所述第1运算电路的所述第2区域重构为与该第1运算电路不同的第2运算电路的情况下，将所述第1存储器使用于该第2运算电路。

根据本公开的第2方案，所述处理器除了所述可编程逻辑电路的所述初始化时之外，不重构所述第1区域。

根据本公开的第3方案，所述处理器在将所述第2区域重构为所述第1运算电路时，在该第1运算电路所使用的所述第1存储器的存储容量不足的情况下，将所述可编程逻辑电路的第3区域重构为补充该存储容量的第2存储器。

根据本公开的第4方案，所述处理器在将所述第2区域重构为所述第1运算电路时，将所述可编程逻辑电路的第4区域重构为控制该第1运算电路对所述第1存储器的访问的控制电路。

根据本公开的第5方案，所述处理器在将所述第2区域重构为所述第1运算电路时，在该第1运算电路所使用的所述第1存储器的存储容量不足的情况下，将所述可编程逻辑电路的第3区域重构为补充该存储容量的第2存储器，所述处理器将所述可编程逻辑电路的第4区域重构为分别控制所述第1运算电路对所述第1存储器以及所述第2存储器的访问的控制电路。

根据本公开的第6方案，所述第4区域与所述第1区域之间的距离比所述第2区域与所述第1区域之间的距离小。

根据本公开的第7方案，所述第4区域与所述第1区域相邻。

根据本公开的第8方案，所述可编程逻辑电路具有排列成格子状的多个逻辑块，所述第2区域是矩形。

根据本公开的第9方案，所述第1区域统一成规定的宽度。